特許

J-GLOBAL ID：200903024980911235

命令メモリ回路及び情報処理システム

発明者： 河野 泰久
出願人/特許権者： 株式会社東芝
代理人 (1件)： 三好 秀和 (外7名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-295616
公開番号（公開出願番号）：特開2001-117819
出願日： 1999年10月18日
公開日（公表日）： 2001年04月27日
要約：

【要約】【課題】 この発明は、CPUのストール時間を低減してCPUの処理能力を向上させることを課題とする。【解決手段】この発明は、主記憶装置7の命令メモリ空間を固定領域メモリ1とキャッシュメモリ2とに分割して構成される。

請求項（抜粋）：

主記憶装置に格納された命令コードの一部が格納され、動作中は格納された命令コードを保持する固定領域メモリと、前記主記憶装置から前記固定領域メモリに格納された命令コード以外の前記主記憶装置に格納された命令コードが格納されるキャッシュメモリと、動作開始前には、前記主記憶装置から前記固定領域メモリに命令コードを転送制御して格納し、動作中には、命令コードを読み出す読み出しアドレスを受けて、前記固定領域メモリ又は前記キャッシュメモリに格納された命令コードを読み出し、かつキャッシュミス時に前記キャッシュメモリのリフィル動作を制御するキャッシュコントローラと、前記読み出しアドレスをデコードし、アクセスされる前記固定領域メモリ又は前記キャッシュメモリを特定するデコード結果を出力するデコーダと、前記デコーダの出力を受けて、前記固定領域メモリ又は前記キャッシュメモリから読み出された命令コードを選択する選択器とを有することを特徴とする命令メモリ回路。

IPC (2件)：

G06F 12/12 ,  G06F 12/08

FI (2件)：

G06F 12/12 D ,  G06F 12/08 G

Fターム (7件)：

5B005JJ13 ,  5B005LL01 ,  5B005LL11 ,  5B005MM02 ,  5B005MM05 ,  5B005NN22 ,  5B005QQ05