特許

J-GLOBAL ID：200903024988960561

半導体記憶装置

発明者： 細田 昌宏
出願人/特許権者： 三菱電機株式会社
代理人 (1件)： 深見 久郎 (外4名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-242148
公開番号（公開出願番号）：特開2002-056696
出願日： 2000年08月10日
公開日（公表日）： 2002年02月22日
要約：

【要約】【課題】 テスト装置のテストピンが半導体記憶装置のアドレスピンまたはデータピンよりも少ない場合にも品質を保持したテストが可能な半導体記憶装置を提供する。【解決手段】 半導体記憶装置は、内部回路20を備える。内部回路20はコマンドユーザインタフェース21と、論理回路22と、パッド23とを含む。コマンドユーザインタフェース21は、外部からの固定コマンドに基づいて、HレベルまたはLレベルの信号A,Bを出力する。論理回路22は、Hレベルの信号AおよびLレベルの信号Bが入力されると、パッド23からの信号に無関係にHレベルの固定論理信号KCAを出力し、Lレベルの信号AおよびHレベルの信号Bが入力されると、パッド23からの信号に無関係にLレベルの固定論理信号KCAを出力する。

請求項（抜粋）：

n(nは自然数)個のアドレス信号を入力するためのn個の入出力端子と、アドレス信号を第1または第2の論理に固定するための固定コマンドを入力するコマンド端子と、複数のメモリセルと、前記複数のメモリセルに対応して設けられた複数のビット線と、前記複数のメモリセルに対応して設けられた複数のワード線と、テストモードへのエントリに伴い、前記n個の入出力端子のうち、m(mはn-m≧1を満たす自然数)個の入出力端子を介してm個のアドレス信号を入力し、前記固定コマンドに基づいてn-m個のアドレス信号の各々を第1の論理に固定したn-m個の第1の論理信号または前記n-m個のアドレス信号の各々を第2の論理に固定したn-m個の第2の論理信号を生成し、前記m個のアドレス信号と前記n-m個の第1または第2の論理信号とから成るn個の内部アドレス信号を出力する内部回路と、前記n個の内部アドレス信号に基づいて、前記複数のビット線の各々または前記複数のワード線の各々を活性化するためのアドレス信号をデコードする行/列デコーダとを備える半導体記憶装置。

IPC (3件)：

G11C 29/00 671 ,  G01R 31/28 ,  G01R 31/3183

FI (4件)：

G11C 29/00 671 Z ,  G01R 31/28 B ,  G01R 31/28 Q ,  G01R 31/28 V

Fターム (9件)：

2G032AA07 ,  2G032AB01 ,  2G032AG01 ,  2G032AK11 ,  2G032AK15 ,  2G032AL05 ,  5L106DD00 ,  5L106FF01 ,  5L106GG00