特許

J-GLOBAL ID：200903024996741208

半導体装置

発明者： 渡邉 正樹
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 岩佐 義幸
公報種別：公開公報
出願番号（国際出願番号）：特願平11-135546
公開番号（公開出願番号）：特開2000-332202
出願日： 1999年05月17日
公開日（公表日）： 2000年11月30日
要約：

【要約】【課題】 配線形成時に多くのプラズマダメージを回避する半導体装置を提供する。【解決手段】 機能素子10とダミーチップ12とを実装基板14へ搭載するものである。実装基板14には、DRAM,Flash,Bip,MPU等の機能素子10を搭載したチップの他、I/O専用チップが搭載され、機能素子の存在しないダミーチップ12を1つ以上配置する。各チップの膜厚は出来る限り薄く均一になる様に加工されている。

請求項（抜粋）：

機能素子と、ダミーチップとが電気的に接続され、隙間無く搭載された実装基板を備える半導体装置において、前記機能素子間の配線形成時に生じるプラズマダメージによる電荷が前記ダミーチップへ流れることを特徴とする半導体装置。

IPC (4件)：

H01L 27/04 ,  H01L 21/822 ,  H01L 21/3205 ,  H01L 27/10 461

FI (3件)：

H01L 27/04 H ,  H01L 27/10 461 ,  H01L 21/88 A

Fターム (29件)：

5F033HH08 ,  5F033HH09 ,  5F033HH12 ,  5F033HH18 ,  5F033HH33 ,  5F033RR04 ,  5F033RR08 ,  5F033XX06 ,  5F038AV05 ,  5F038BH04 ,  5F038BH05 ,  5F038BH13 ,  5F038CA07 ,  5F038CA10 ,  5F038CA18 ,  5F038DF04 ,  5F038DF05 ,  5F038EZ20 ,  5F083AD00 ,  5F083CR00 ,  5F083ER22 ,  5F083GA21 ,  5F083LA10 ,  5F083LA25 ,  5F083MA01 ,  5F083MA19 ,  5F083ZA13 ,  5F083ZA14 ,  5F083ZA28

引用特許：

審査官引用 (1件)

• 特開平4-266057