特許

J-GLOBAL ID：200903025024269289

半導体集積回路装置

発明者： 水野 弘之 ,  石橋 孝一郎 ,  成田 進
出願人/特許権者： 株式会社日立製作所
代理人 (1件)： 作田 康夫
公報種別：公開公報
出願番号（国際出願番号）：特願平11-255317
公開番号（公開出願番号）：特開2000-357962
出願日： 1999年09月09日
公開日（公表日）： 2000年12月26日
要約：

【要約】【課題】 消費電力を低減した半導体回路装置を提供する。【解決手段】 上記の課題を解決するために行った主な手段は、少なくとも一つのMOSトランジスタからなる第1の被制御回路100と、MOSトランジスタの基板バイアス電位を発生する基板バイアス制御手段102を具備し、基板バイアス制御手段102を第1の状態に設置することにより、MOSトランジスタのドレイン・ソース間に比較的大きな電流が流れることを許容し、基板バイアス制御手段を第2の状態に設置することにより、MOSトランジスタのドレイン・ソース間に上記比較的大きな電流をより小さな値に制御する半導体集積回路装置において、第2の状態の時に第1の被制御回路に与える基板バイアスの値が第1の状態の時よりも、PMOSトランジスタの基板バイアスについては高い電圧値であり、NMOSトランジスタの基板バイアスについては低い電圧値であり、第2の状態の時に第1の被制御回路に与える電源電圧が該第1の状態の時よりも小さくなるように制御する。

請求項（抜粋）：

PMOSトランジスタとNMOSトランジスタとを含む回路と、上記PMOSトランジスタと上記NMOSトランジスタとに電源電圧を供給する電源電圧制御回路と、上記PMOSトランジスタと上記NMOSトランジスタとに基板バイアス電圧を供給する基板バイアス制御回路とを備え、上記PMOSトランジスタ及び上記NMOSトランジスタのゲート酸化膜厚はそれぞれ5nm以下であって、第1の状態において、上記基板バイアス制御回路は上記PMOSトランジスタと上記NMOSトランジスタとにそれぞれ基板バイアス電圧を供給し、上記電源電圧制御回路は第1の電源電圧と上記第1の電源電圧の電圧値よりも低電位である第2の電源電圧とを供給し、第2の状態において、上記基板バイアス制御回路は、上記PMOSトランジスタに供給する基板バイアス電圧を上記第1の状態において上記PMOSトランジスタに供給される基板バイアス値よりも高電位に、上記NMOSトランジスタに供給する基板バイアス電圧を上記第1の状態において上記NMOSトランジスタに供給される基板バイアス値よりも低電位に制御し、上記電源電圧制御回路は上記第1の電源電圧の電圧値を上記第1の状態において供給される電圧値より低電位に制御することを特徴とする半導体装置。

IPC (6件)：

H03K 19/094 ,  H01L 27/04 ,  H01L 21/822 ,  H01L 21/8238 ,  H01L 27/092 ,  H03K 19/00

FI (4件)：

H03K 19/094 D ,  H03K 19/00 A ,  H01L 27/04 T ,  H01L 27/08 321 L

Fターム (31件)：

5F038BB10 ,  5F038BE09 ,  5F038BG06 ,  5F038BG09 ,  5F038CA01 ,  5F038CD02 ,  5F038CD04 ,  5F038CD14 ,  5F038CD15 ,  5F038DF01 ,  5F038DF05 ,  5F038DF08 ,  5F038DF14 ,  5F038DF16 ,  5F038DT02 ,  5F038DT04 ,  5F038DT09 ,  5F038DT10 ,  5F038EZ20 ,  5F048AA00 ,  5F048AB01 ,  5F048AB03 ,  5F048AC03 ,  5J056AA00 ,  5J056BB40 ,  5J056BB49 ,  5J056CC00 ,  5J056DD13 ,  5J056DD29 ,  5J056DD55 ,  5J056JJ05