特許
J-GLOBAL ID：200903025025566627
電圧制御型遅延回路およびそれを用いた内部クロック発生回路
発明者：
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出願人/特許権者：
代理人 (1件)：
深見 久郎 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平6-268683
公開番号（公開出願番号）：特開平8-130449
出願日： 1994年11月01日
公開日（公表日）： 1996年05月21日
要約：
【要約】【目的】 電源電圧の変動に応じて遅延時間が増大または減少する電圧制御型遅延回路を提供する。【構成】 バイアス発生回路70のMOSトランジスタ73にMOSトランジスタ104を並列に接続し、電源電位Vccを分圧抵抗102,103で分圧してMOSトランジスタ104のゲートに与える。電源電位Vccが下がると、MOSトランジスタ104に流れる電流Ibが減少し、MOSトランジスタ71に流れるIcが減少する。電源電位Vccが下がったとき、クロック信号の振幅が小さくなって遅延時間可変素子80.1〜80.Kの遅延時間が短くなる要因と、遅延時間可変素子80.1〜80.Kに流れる電流Icが減少して遅延時間が長くなる要因とが相殺され、遅延時間の変動が小さく抑えられる。
請求項（抜粋）：
制御電圧に応じた時間だけ入力信号を遅延させて出力する電圧制御型遅延回路であって、前記制御電圧をその入力電極に受け、該入力電圧に応じた値の電流を流す第1のトランジスタ、前記第1のトランジスタと直列接続された第2のトランジスタ、電源電圧の変動に応じた値だけ前記第2のトランジスタに流れる電流を増加または減少させるための電流制御回路、および前記第2のトランジスタに流れる電流に応じた時間だけ前記入力信号を遅延させて出力する遅延回路を備えたことを特徴とする、電圧制御型遅延回路。
IPC (2件)：
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