特許

J-GLOBAL ID：200903025069464740

半導体装置、電気光学装置、電子機器、半導体装置の製造方法、電気光学装置の製造方法

発明者： 竹中 敏
出願人/特許権者： セイコーエプソン株式会社
代理人 (1件)： 上柳 雅誉 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願2002-034710
公開番号（公開出願番号）：特開2003-243658
出願日： 2002年02月12日
公開日（公表日）： 2003年08月29日
要約：

【要約】【課題】 相補回路に用いるNチャネル型のTFTとPチャネル型のTFTのオン電流バランスを改善することにより誤動作が発生しにくい半導体装置、電気光学装置、電子機器、半導体装置の製造方法、電気光学装置の製造方法を提供すること。【解決手段】 TFTアレイ基板10で相補回路62を構成するNチャネル型の駆動回路用のTFT90は、第1のゲート電極65aが第2のゲート電極65bよりも短いため、トップゲート構造としてみた場合にセルフアライン構造の電気的特性を示し、ボトムゲート構造としてみた場合にオフセットゲート構造の電気的特性を示す。これに対して、Pチャネル型の駆動回路用のTFT80では、第1のゲート電極65aが第2のゲート電極65bよりも長いため、トップゲート構造およびボトムゲート構造のいずれの構造としてみた場合でもセルフアライン構造の電気的特性を示す。

請求項（抜粋）：

第1導電型の薄膜トランジスタと、第2導電型の薄膜トランジスタとによって相補回路が基板上に構成された半導体装置において、前記第1導電型の薄膜トランジスタ、および前記第2導電型の薄膜トランジスタはいずれも、チャネル形成領域の下層側に当該チャネル形成領域に対して第1のゲート絶縁膜を介して対向する第1のゲート電極と、当該チャネル形成領域の上層側に当該チャネル形成領域に対して第2のゲート絶縁膜を介して対向する第2のゲート電極と、該第2のゲート電極に対してセルフアライン的に形成されたソース・ドレイン領域とを備えるとともに、前記第1導電型の薄膜トランジスタの前記第1のゲート電極、前記第1導電型の薄膜トランジスタの前記第2のゲート電極、前記第2導電型の薄膜トランジスタの前記第1のゲート電極、および前記第2導電型の薄膜トランジスタの前記第2のゲート電極のチャネル長方向における寸法をそれぞれ、L<SB>1B</SB>、L<SB>1T</SB>、L<SB>2B</SB>、およびL<SB>2T</SB>としたときに、L<SB>1B</SB>、L<SB>1T</SB>、L<SB>2B</SB>、およびL<SB>2T</SB>は、下式L<SB>1B</SB><L<SB>1T</SB>L<SB>2B</SB>>L<SB>2T</SB>で示す関係を満たすことを特徴とする半導体装置。

IPC (3件)：

H01L 29/786 ,  G02F 1/133 505 ,  G02F 1/1368

FI (5件)：

G02F 1/133 505 ,  G02F 1/1368 ,  H01L 29/78 617 N ,  H01L 29/78 613 A ,  H01L 29/78 612 B

Fターム (40件)：

2H092JA24 ,  2H092NA11 ,  2H092PA06 ,  2H093NA16 ,  2H093NC09 ,  2H093NC11 ,  2H093NC34 ,  2H093ND37 ,  2H093ND60 ,  2H093NE03 ,  5F110AA07 ,  5F110BB02 ,  5F110BB04 ,  5F110DD02 ,  5F110DD03 ,  5F110DD13 ,  5F110EE03 ,  5F110EE04 ,  5F110EE25 ,  5F110EE28 ,  5F110EE30 ,  5F110FF02 ,  5F110FF29 ,  5F110GG02 ,  5F110GG13 ,  5F110GG25 ,  5F110GG45 ,  5F110HJ01 ,  5F110HJ04 ,  5F110HJ13 ,  5F110HL03 ,  5F110HL07 ,  5F110HM14 ,  5F110HM15 ,  5F110NN02 ,  5F110NN23 ,  5F110NN73 ,  5F110NN78 ,  5F110PP03 ,  5F110QQ11