特許
J-GLOBAL ID：200903025105108220
半導体シリコンエピタキシャルウェーハ及び半導体デバイスの製造方法
発明者：
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出願人/特許権者：
代理人 (1件)：
押田 良久
公報種別：公開公報
出願番号（国際出願番号）：特願平9-220829
公開番号（公開出願番号）：特開平10-223641
出願日： 1997年07月31日
公開日（公表日）： 1998年08月21日
要約：
【要約】【課題】 1050°Cを境に低温または高温のいずれのデバイスプロセスにおいてもBMDの形成が期待できない比抵抗が10mΩ・cm以上のエピタキシャルウェーハにゲッタリング能を付与するもので、デバイス歩留りが向上する半導体シリコンエピタキシャルウェーハ及び半導体デバイスの製造方法の提供。【解決手段】 デバイス製造工程におけるプロセス温度に応じて熱処理時間を選択してエピタキシャル成膜前に650°C〜900°Cの低温熱処理を行えば、比抵抗が10mΩ・cm以上のエピタキシャルウェーハでも、1050°Cを境に低温または高温のいずれのデバイスプロセスにおいてもゲッタリングに十分なBMDを形成することができ、デバイスプロセスで混入される重金属汚染を十分にゲッターすることができ、汚染によるデバイス特性の劣化が防止でき、デバイスの高歩留まりが実現できる。
請求項（抜粋）：
基板の比抵抗が10mΩ・cm以上、p型(Bドープド)CZ-Siウェーハに、650°C以上、900°C以下の温度で熱処理を行い、1050°C以下の低温のデバイス製造工程でゲッタリングに十分なBMDを形成し得るBMD核を形成し、その後ウェーハの片面又は両面を鏡面研磨し、所定表面に気相成長法にてエピタキシャル膜を成膜する半導体シリコンエピタキシャルウェーハの製造方法。
IPC (2件)：
FI (2件)：
H01L 21/322 Y
, H01L 21/20
