特許

J-GLOBAL ID：200903025109183839

出力バッファ回路

発明者： 橋本 益典
出願人/特許権者： オリンパス光学工業株式会社
代理人 (1件)： 鈴江 武彦
公報種別：公開公報
出願番号（国際出願番号）：特願平4-013111
公開番号（公開出願番号）：特開平5-206830
出願日： 1992年01月28日
公開日（公表日）： 1993年08月13日
要約：

【要約】【目的】セル自体のスピードが早くなっても、貫通電流を低減させること。【構成】P,Nチャネルトランジスタ1,2は、各ドレインが共通に出力端子OUT及びトランスファーゲート3のコントロール入力端子に接続され、Pチャネトランジスタ1のソースは電源(VDD)に、Nチャネルトンジスタ2のソースはグランド(VSS)に接続されている。Pチャネルトランジスタ1のゲートは多入力のNAND回路4の出力端子と接続され、Nチャネルトランジスタ2のゲートは多入力NOR回路5の出力端子と接続されている。NAND,NOR回路4,5のそれぞれ1つの入力端子は入力端子INに接続され、他の入力端子は全てトランスファーゲート3の出力端子と接続されている。トランスファーゲート3の入力端子は、上記入力端子INに接続されている。

請求項（抜粋）：

信号入力端子と、信号出力端子と、第1の電圧レベルの第1の基準電圧源と、前記第1の電圧レベルとは異なる第2の電圧レベルの第2の基準電圧源と、前記信号入力端子に一つの入力端が接続された多入力NAND回路と、前記第1の基準電圧源と前記信号出力端子との間に接続され、その制御端子が前記多入力NAND回路の出力端に接続された第1極性の第1の半導体素子と、前記信号入力端子に一つの入力端が接続され、前記多入力NAND回路よりも低い論理スレッシュ電圧を有する多入力NOR回路と、前記第2の基準電圧源と前記信号出力端子との間に接続され、その制御端子が前記多入力NOR回路の出力端に接続された、前記第1の極性とは異なる第2極性の第2の半導体素子と、入力端が前記信号入力端子に接続され、出力端が前記多入力NAND回路及び多入力NOR回路の残りの入力端に接続されると共に、制御端が前記信号出力端子に接続され、前記信号出力端子から出力される出力信号の切り替わりに応じてその抵抗成分が変化するトランスファーゲート手段と、を具備してなることを特徴とする出力バッファ回路。

IPC (3件)：

H03K 19/0175 ,  H03K 17/16 ,  H03K 19/0948

FI (2件)：

H03K 19/00 101 F ,  H03K 19/094 B