特許
J-GLOBAL ID：200903025126356445
集積回路装置
発明者：
出願人/特許権者：
代理人 (1件)：
秋本 正実
公報種別：公開公報
出願番号（国際出願番号）：特願平5-254487
公開番号（公開出願番号）：特開平7-110360
出願日： 1993年10月12日
公開日（公表日）： 1995年04月25日
要約：
【要約】【目的】小さい回路規模でプリント回路基板と集積回路装置との接続の良否等のテストを可能にし、さらに実動作信号の遅延時間の増大を小さくすることが可能な集積回路装置を提供すること。【構成】集積回路装置の入出力素子を実動作信号の出力端子を除いて、複数の入力素子と双方向素子で構成し、テスト時には双方向素子を入力素子として機能させ、入力素子と双方向素子の出力をテスト用の簡易な論理回路に入力し、該論理回路の出力を実動作信号の出力端子を介して外部に出力する。
請求項（抜粋）：
複数の入力端子にそれぞれ別個に接続されている複数の入力素子と、少なくとも1つの双方向端子に別個に接続されている少なくとも1つの双方向素子と、前記各入力素子と双方向素子に接続されて動作する論理回路素子と、前記論理回路素子から出力される実動作信号を外部に出力をする出力素子と、前記出力素子に接続された出力端子とを含んで構成される集積回路装置において、プリント回路基板に対する集積回路装置の実装状態の良否テスト時においては、前記少なくとも1つの双方向素子を入力素子として機能させ、集積回路装置の実動作時においては、前記少なくとも1つの双方向素子を出力素子として機能させる双方向素子切替制御手段と、プリント回路基板に対する集積回路装置の実装状態の良否テスト時において、各入力素子の出力と入力素子として機能している前記少なくとも1つの双方向素子の出力とを論理演算する演算手段と、プリント回路基板に対する集積回路装置の実装状態の良否テスト時においては、前記演算手段から出力される論理演算結果を前記出力素子と出力端子とを介して外部に出力し、さらに集積回路装置の実動作時においては、実動作信号を前記出力素子と出力端子とを介して外部に出力するように出力制御を行なう出力制御手段とを備えていることを特徴とする集積回路装置。
IPC (2件)：
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