特許
J-GLOBAL ID：200903025151878081
半導体記憶装置
出願人/特許権者：
代理人 (1件)： 鈴江 武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-159381
公開番号（公開出願番号）：特開平11-195296
出願日： 1998年06月08日
公開日（公表日）： 1999年07月21日
要約：
【要約】【課題】DDR方式の動作モードを採用したSRAMにおいて、データ出力あるいはデータ入力のタイミングの遅れやばらつきを抑制でき、動作の高速化を図る。【解決手段】DDR方式の動作モードを採用したSRAMにおいて、メモリセルに読み書きされるデータが伝搬する複数のデータバス81、82と、複数のアドレスに対応する複数のメモリセルから複数のデータをほぼ同時に読み出すように制御する読み出し制御回路20と、複数のデータバスにそれぞれ対応して設けられた複数の出力データレジスタ913、914と、メモリセルから複数の出力データレジスタまでの間で複数のデータバスの接続関係を制御することにより、メモリセルと複数の出力データレジスタとの接続関係を任意に選択するデータバス制御回路21とを具備する。
請求項（抜粋）：
複数のメモリセルが行列状に配置されたメモリセルアレイと、前記メモリセルに読み書きされるデータが伝搬する複数のデータバスと、複数のアドレスに対応する複数のメモリセルから複数のデータをほぼ同時に読み出すように制御する読み出し制御回路と、前記複数のデータバスにそれぞれ対応して設けられた出力データレジスタと、前記メモリセルから前記出力データレジスタまでの間で前記複数のデータバスの接続関係を制御することにより、前記メモリセルと出力データレジスタとの接続関係を任意に選択する第1のデータバス制御回路とを具備することを特徴とする半導体記憶装置。
IPC (3件)：
FI (3件)：
引用特許：
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