特許
J-GLOBAL ID：200903025166557729
半導体装置
発明者：
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出願人/特許権者：
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代理人 (1件)：
福森 久夫
公報種別：公開公報
出願番号（国際出願番号）：特願平4-160187
公開番号（公開出願番号）：特開平5-335656
出願日： 1992年05月27日
公開日（公表日）： 1993年12月17日
要約：
【要約】 (修正有)【目的】少数の素子によってシナプス結合が構成でき、電力消費が非常に少なく、神経回路網の高集積化、低電力化が可能となる。高精度のシナプス加重値の変更ができ、実用的なレベルのニューロンコンピュータチップを実現できる。【構成】 フローティングゲート電極と第2絶縁膜を介して容量結合する複数の第1の入力ゲート電極を有し、前記第1の入力ゲート電極の1つにソース電極が接続された第1のMOS型トランジスタを有し、第1のMOSには電位的にフローティング状態にある第2のフローティングゲート電極が設けられ、第2のフローティングゲート電極の延在部に接続部を介して電気的に接続された第3のフローティングゲート電極を有し、第3のフローティングゲート電極部に電荷を出し入れするトンネル接合部を有するMOS型半導体装置において、少なくとも接続部の抵抗が前記トンネル接合の動作抵抗値よりも大きな値を有するよう構成する。
請求項（抜粋）：
基体上に一導電型の第1の半導体領域を有し、この領域内に設けられた反対導電型の第1のソース及び第1のドレイン領域を有し、前記第1のソース、及び第1のドレイン領域を隔てる領域に第1の絶縁膜を介して設けられた電位的にフローティング状態にある第1のフローティングゲート電極を有し、前記第1のフローティングゲート電極と第2の絶縁膜を介して容量結合する複数の第1の入力ゲート電極を有し、前記第1の入力ゲート電極の1つにソース電極が接続された第1のMOS型トランジスタを有し、前記第1のMOS型トランジスタには電位的にフローティング状態にある第2のフローティングゲート電極が設けられ、前記第2のフローティングゲート電極の延在部に接続部を介して電気的に接続された第3のフローティングゲート電極を有し、前記第3のフローティングゲート電極部に電荷を出し入れするトンネル接合部を有するMOS型半導体装置において、少なくとも前記接続部の抵抗が前記トンネル接合の動作抵抗値よりも大きな値を有するよう構成されたことを特徴とする半導体装置。
IPC (2件)：
H01L 49/00
, H01L 27/10 451
