異種データ・アクセスを伴うプロセッサ・ブリッジ

発明者： , ,
出願人/特許権者：
代理人 (1件)：山川政樹
公報種別：公表公報
出願番号（国際出願番号）：特願2000-555162
公開番号（公開出願番号）：特表2002-518737
出願日： 1999年06月03日
公開日（公表日）： 2002年06月25日
要約：

【要約】マルチプロセッサ・システム用のブリッジは、第1の処理セットのI/Oバスと、第2の処理セットのI/Oバスと、デバイス・バスとに接続するバス・インタフェースを含む。ブリッジ制御機構は、第1および第2の処理セットによるI/Oアクセスのアドレス・フェーズおよびデータ・フェーズを比較するように動作可能である。直接メモリ・アクセス機構は、各処理セット中の対応する位置から各処理セットに関連付けられた各異種データ・レジスタに読み取る直接メモリ・アクセス動作を開始するように動作可能である。ブリッジ制御機構は、直接メモリ・アクセス動作の間に、異種データ書込みアクセスに対するデータ・フェーズ中の差を無視するように動作可能である。この結果、複合(ロックステップ比較)モードで異種データをプロセッサからブリッジに転送することが可能である。後続のフェーズで、ブリッジ制御機構は、異種データ読取りアクセス用に第1および第2の処理セットから共通に供給された読取り先アドレスに応答して、異種データ・レジスタのうちの決定された1つから読み取られたデータを第1および第2の処理セットに供給する。このようにして、複合モードの間に、一方の処理セットからのデータを他方の処理セットにコピーすることができる。

請求項（抜粋）：

第1の処理セットのI/Oバスに接続する第1のプロセッサ・バス・インタフェースと、第2の処理セットのI/Oバスに接続する第2のプロセッサ・バス・インタフェースと、デバイス・バスに接続するデバイス・バス・インタフェースと、前記第1および第2の処理セットによるI/Oアクセスのアドレス・フェーズおよびデータ・フェーズを比較するように動作可能に構成されたブリッジ制御機構と、各処理セットに関連付けられた少なくとも1つの異種データ・レジスタと、各処理セット中の対応する位置から前記関連付けられた異種データ・レジスタに読み取る直接メモリ・アクセス動作を開始するように動作可能な直接メモリ・アクセス機構とを備え、前記ブリッジ制御機構が、直接メモリ・アクセス動作の間に、前記異種データ直接メモリ・アクセスに対するデータ中の差を無視するように動作可能に構成されるマルチプロセッサ・システム用のブリッジ。

IPC (2件)：

G06F 11/18 310 , G06F 13/36 310

FI (2件)：

G06F 11/18 310 C , G06F 13/36 310 E

Fターム (8件)：

5B034AA02 , 5B034CC01 , 5B034CC02 , 5B034DD02 , 5B061FF01 , 5B061GG01 , 5B061GG12 , 5B061RR03

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