特許
J-GLOBAL ID：200903025215638420
半導体装置の製造方法
発明者：
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出願人/特許権者：
代理人 (1件)：
芝野 正雅
公報種別：公開公報
出願番号（国際出願番号）：特願2000-209834
公開番号（公開出願番号）：特開2002-026292
出願日： 2000年07月11日
公開日（公表日）： 2002年01月25日
要約：
【要約】【課題】 既存プロセスによるストレージノード電極表面の粗面化を図る。【解決手段】 層間絶縁膜8を介して前記拡散層上にコンタクトするコンタクト孔を形成し、当該コンタクト孔を介して前記拡散層上にコンタクトするストレージノード電極用の第1の膜9Aを形成する。次に、前記第1の膜9Aを被覆するように第2の膜9Bを当該第1の膜9Aの膜厚よりも薄く形成し、当該第2の膜9B内に不純物をイオン注入する。そして、前記第2の膜9Bを異方性エッチングすることで、イオン注入により第2の膜9Bのグレイン結合を崩し、当該第2の膜9Bをエッチングする際のエッチング速度をばらつかせてストレージノード電極の表面を粗面化する。
請求項（抜粋）：
半導体基板上にゲート酸化膜を介して形成されたゲート電極と、このゲート電極に隣接するように前記基板表層に形成された拡散層と、一方の拡散層上にコンタクトするセルキャパシタとを有する半導体装置の製造方法において、層間絶縁膜を介して前記拡散層上にコンタクトするコンタクト孔を形成する工程と、前記コンタクト孔を介して前記拡散層上にコンタクトするストレージノード電極用の第1の膜を形成する工程と、前記第1の膜を被覆するように第2の膜を当該第1の膜の膜厚よりも薄く形成する工程と、前記第2の膜内に不純物をイオン注入する工程と、前記第2の膜を異方性エッチングすることでストレージノード電極の表面を粗面化する工程とを具備することを特徴とする半導体装置の製造方法。
IPC (2件)：
H01L 27/108
, H01L 21/8242
5F083AD21
, 5F083AD24
, 5F083AD48
, 5F083AD56
, 5F083AD63
, 5F083GA28
, 5F083JA04
, 5F083JA19
, 5F083JA33
, 5F083JA37
, 5F083JA39
, 5F083JA40
, 5F083KA05
, 5F083MA05
, 5F083MA06
, 5F083MA20
, 5F083PR06
, 5F083PR37
