特許
J-GLOBAL ID：200903025216003606

SOI半導体装置の製造方法及びSOI半導体装置

発明者：
森 徹

森 徹 について


出願人/特許権者：
沖電気工業株式会社

沖電気工業株式会社 について


代理人 (1件)： グローバル・アイピー東京特許業務法人
公報種別：公開公報
出願番号（国際出願番号）：特願2003-169161
公開番号（公開出願番号）：特開2005-005577
出願日： 2003年06月13日
公開日（公表日）： 2005年01月06日
要約：
【課題】SOI半導体装置の製造方法において、チャージングダメージを低減し、トランジスタの特性向上を図ることにある。【解決手段】SOI基板において半導体層にトランジスタ4,6と素子分離領域3とを形成するステップと、トランジスタ4,6及び素子分離領域3を第1絶縁膜で覆うステップと、第1絶縁膜、素子分離領域3及び埋込酸化膜を貫通して支持基板を露出する第1開口部を形成するステップと、トランジスタ4,6に電気的に接続される第1ソース配線8、第1ドレイン配線9及び第1ゲート配線10と、これらの配線と接続されかつ第1開口部を介して支持基板と電気的に接続されるダミー配線13〜15とを、第1絶縁膜上に形成するステップと、ダミー配線13〜15を切断して、第1ソース配線8、第1ドレイン配線9及び第1ゲート配線10を、支持基板から電気的に絶縁させるステップと、を含むSOI半導体装置の製造方法。【選択図】 図1
請求項（抜粋）：
支持基板と、前記支持基板上に第1絶縁膜を介して形成された半導体層とを備えるSOI基板において、前記半導体層にトランジスタと素子分離領域とを形成するステップと、 前記トランジスタ及び前記素子分離領域を第2絶縁膜で覆うステップと、 前記第2絶縁膜、前記素子分離領域及び前記第1絶縁膜を貫通して前記支持基板を露出する第1開口部を形成するステップと、 前記トランジスタに電気的に接続される第1ソース配線、第1ドレイン配線及び第1ゲート配線と、これらの配線と接続されかつ前記第1開口部を介して前記支持基板と電気的に接続されるダミー配線とを、前記第2絶縁膜上に形成するステップと、 前記ダミー配線を切断して、前記第1ソース配線、第1ドレイン配線及び第1ゲート配線を、前記支持基板から電気的に絶縁させるステップと、 を含むSOI半導体装置の製造方法。
IPC (3件)：
H01L29/786 ,  H01L21/28 ,  H01L21/3205
FI (4件)：
H01L29/78 623A ,  H01L21/28 Z ,  H01L29/78 621 ,  H01L21/88 S
Fターム (49件)：
4M104AA09 ,  4M104BB01 ,  4M104BB02 ,  4M104DD03 ,  4M104DD55 ,  4M104DD65 ,  4M104GG09 ,  4M104HH11 ,  5F033GG03 ,  5F033HH08 ,  5F033HH09 ,  5F033JJ08 ,  5F033JJ09 ,  5F033KK01 ,  5F033KK04 ,  5F033KK08 ,  5F033KK09 ,  5F033QQ08 ,  5F033QQ09 ,  5F033QQ13 ,  5F033QQ37 ,  5F033QQ53 ,  5F033QQ58 ,  5F033RR04 ,  5F033RR06 ,  5F033SS07 ,  5F033SS15 ,  5F033VV01 ,  5F033VV15 ,  5F033XX00 ,  5F110AA22 ,  5F110CC02 ,  5F110DD05 ,  5F110DD13 ,  5F110EE09 ,  5F110EE37 ,  5F110EE38 ,  5F110FF02 ,  5F110HJ13 ,  5F110HJ23 ,  5F110HL03 ,  5F110HL06 ,  5F110HM19 ,  5F110NN03 ,  5F110NN23 ,  5F110NN24 ,  5F110NN35 ,  5F110NN62 ,  5F110QQ01
引用特許：
出願人引用 (1件) 審査官引用 (1件)

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