特許

J-GLOBAL ID：200903025218934372

半導体装置

発明者： 青山 将茂
出願人/特許権者： 三洋電機株式会社
代理人 (1件)： 芝野 正雅
公報種別：公開公報
出願番号（国際出願番号）：特願平11-209427
公開番号（公開出願番号）：特開2001-036093
出願日： 1999年07月23日
公開日（公表日）： 2001年02月09日
要約：

【要約】【課題】 寄生サイリスタによるラッチアップ発生を抑止し、かつパターン面積の縮小を可能にすると共に、Vssラインを2種類持つことを可能にする。【解決手段】 半導体基板上の埋め込み絶縁膜上に形成される半導体層上にMOSトランジスタが形成され、前記埋め込み絶縁膜を貫通して前記基板上にコンタクトするコンタクト孔内に埋め込まれたプラグと、このプラグ上に形成される配線層とを有する半導体装置が、リードフレーム50上のアイランド51上に搭載され、このアイランド51上に搭載された半導体装置のあるパッド54とグラウンドラインVssAにつながるある入出力ピン53とが金属配線55を介して接続され、基板裏面に接触するアイランド51とグラウンドラインVssBにつながるある入出力ピン53とが金属配線55を介して接続されている。

請求項（抜粋）：

半導体基板上の絶縁膜と、この絶縁膜上に形成される半導体層と、この半導体層上にゲート酸化膜を介して形成されるゲート電極と、このゲート電極に隣接するように形成されるソース・ドレイン領域とを有する半導体装置において、前記絶縁膜を貫通して前記基板上にコンタクトするコンタクト孔と、前記コンタクト孔内に埋め込まれた金属膜と、前記金属膜上に形成された配線層とを有し、これらから構成される半導体装置がリードフレーム上のアイランド上に搭載されていることを特徴とする半導体装置。

IPC (5件)：

H01L 29/786 ,  H01L 21/76 ,  H01L 21/8238 ,  H01L 27/092 ,  H01L 27/08 331

FI (6件)：

H01L 29/78 626 C ,  H01L 27/08 331 E ,  H01L 21/76 M ,  H01L 27/08 321 B ,  H01L 29/78 616 T ,  H01L 29/78 623 A

Fターム (62件)：

5F032AA09 ,  5F032AA13 ,  5F032BA01 ,  5F032CA17 ,  5F032CA20 ,  5F032CA21 ,  5F048AC04 ,  5F048BA09 ,  5F048BB05 ,  5F048BB08 ,  5F048BB12 ,  5F048BG01 ,  5F048BG07 ,  5F048BG12 ,  5F048CC06 ,  5F110AA04 ,  5F110AA15 ,  5F110AA22 ,  5F110BB04 ,  5F110BB20 ,  5F110CC02 ,  5F110DD05 ,  5F110DD13 ,  5F110DD21 ,  5F110DD22 ,  5F110DD25 ,  5F110EE05 ,  5F110EE09 ,  5F110EE14 ,  5F110EE32 ,  5F110EE37 ,  5F110FF02 ,  5F110FF23 ,  5F110GG02 ,  5F110GG12 ,  5F110GG13 ,  5F110GG24 ,  5F110GG28 ,  5F110GG32 ,  5F110GG34 ,  5F110GG52 ,  5F110HJ01 ,  5F110HJ04 ,  5F110HJ13 ,  5F110HK05 ,  5F110HK33 ,  5F110HK40 ,  5F110HL04 ,  5F110HL05 ,  5F110HL14 ,  5F110HL27 ,  5F110HM15 ,  5F110HM17 ,  5F110NN03 ,  5F110NN04 ,  5F110NN22 ,  5F110NN23 ,  5F110NN35 ,  5F110NN62 ,  5F110NN66 ,  5F110NN71 ,  5F110QQ11