ゲートアレイ集積回路の設計方法及びこれを用いたゲートアレイ集積回路

発明者：
出願人/特許権者：
代理人 (1件)：柿本恭成
公報種別：公開公報
出願番号（国際出願番号）：特願平10-265827
公開番号（公開出願番号）：特開2000-101054
出願日： 1998年09月21日
公開日（公表日）： 2000年04月07日
要約：

【要約】【課題】チップサイズの増大を抑えるゲートアレイ集積回路の設計方法を提供する。【解決手段】チップの中央部分に定義された内部ブロック領域10と、内部ブロック領域10の外側に定義された入出力回路優先内部領域20とに、トランジスタ等で構成され、ゲートアレイ集積回路の内部ロジック回路を形成するためのコアユニットセル11、21をマトリクス状に配置しておく。そして、ゲートアレイ集積回路の入力回路と出力回路のプリドライバとは、入出力回路優先内部領域20に配置し、該入出力回路優先内部領域20の未使用部分に、内部ブロック領域10に収まらない内部ロジック回路を形成する。

請求項（抜粋）：

内部ロジック回路と、該内部ロジック回路に信号を入力する入力回路と、該内部ロジック回路から出力する信号を予備駆動するプリドライバ及び該予備駆動された信号を駆動して外部に出力する出力ドライバからなる出力回路とを有するゲートアレイ集積回路を半導体チップに配置配線するゲートアレイ集積回路の設計方法において、前記半導体チップの周辺部に前記出力ドライバとなる出力用トランジスタを配列し、該周辺部の内側には、前記内部ロジック回路を構成する単位トランジスタを用いて形成したコアユニットセルをマトリクス状に配列しておき、前記半導体チップの前記内側の部分の中央部を内部ブロック領域と定義すると共に該内側の部分における該内部ブロック領域の外側を入出力回路優先内部領域と定義し、前記入力回路及び前記プリドライバを該入出力回路優先内部領域の前記コアユニットセルを選択的に接続することで構成し、前記内部ロジック回路を該内部ブロック領域及び該入出力回路優先内部領域の該セルを選択的に接続することで構成し、前記半導体チップの周辺部に配列された前記出力用トランジスタと前記プリドライバとを選択的に接続することで前記出力回路を構成する、ことを特徴とするゲートアレイ集積回路の設計方法。

IPC (3件)：

H01L 27/118 , H01L 27/04 , H01L 21/822

FI (2件)：

H01L 21/82 M , H01L 27/04 A

Fターム (20件)：

5F038BH13 , 5F038CA04 , 5F038CA10 , 5F038CA20 , 5F038DT06 , 5F038DT20 , 5F038EZ20 , 5F064AA03 , 5F064BB07 , 5F064BB20 , 5F064BB26 , 5F064BB31 , 5F064BB40 , 5F064DD13 , 5F064DD18 , 5F064DD20 , 5F064DD26 , 5F064DD32 , 5F064DD42 , 5F064DD50

引用特許：

審査官引用 (7件)

特開昭62-095852
特開平3-069141
集積回路装置
公報種別：公開公報出願番号：特願平3-288834 出願人：三菱電機株式会社

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