特許

J-GLOBAL ID：200903025291510343

高誘電率材料を使用する記憶キャパシタの製造方法

発明者： デーヴィッド・ビー・ビーチ ,  アルフレッド・グリル ,  クリストファー・ジェイ・スマート
出願人/特許権者： インターナショナル・ビジネス・マシーンズ・コーポレイション
代理人 (1件)： 合田 潔 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平7-135273
公開番号（公開出願番号）：特開平7-335840
出願日： 1995年06月01日
公開日（公表日）： 1995年12月22日
要約：

【要約】【目的】 高誘電率材料を有する記憶キャパシタおよびそれを形成する方法を提供する。【構成】 この方法は、ペロブスカイト構造を有する無機酸化物から構成された、DRAMチップ用の平面キャパシタの製造に関連する問題を解決する。これらの材料は、従来のイオン・エッチング技法では容易にエッチングされない。また、この材料はシリコンおよび二酸化シリコンと反応するが、ここに開示する方法はこの相互作用を回避する。

請求項（抜粋）：

実質的に平坦な上部表面上に二酸化シリコンの領域とシリコンの領域とを有する基板上に、複数の高誘電体キャパシタを形成する方法であって、上記上側表面上に、二酸化シリコン以外の障壁層を形成する段階と、上記障壁層の上にレジスト層を形成する段階と、上記レジスト層中に、上記シリコン領域のうちの選択された領域の上に開口部を有するパターンを形成する段階と、上記レジストの開口部の上記障壁層を除去して、上記選択されたシリコン領域を露出させる段階と、上記パターン付きレジスト層および上記選択されたシリコン領域の上に導電層を形成して、キャパシタの下部電極を形成する段階と、上記レジスト層と該レジスト層の上の導電層とを除去して、上記障壁層を露出させる段階と、上記導電層とパターン付き障壁層の上に、比誘導率εが約400以上の高誘電率材料層を形成する段階と、上記高誘電率材料層を化学機械的に研磨して、上記障壁層の上の高誘電率材料層を除去し、上記パターン付き障壁層の上部表面と開口部内の導電層の上の高誘電率材料の領域とを有する実質的に平坦な表面を形成する段階と、上記高誘電率材料の各領域の上の上部表面上に上部電極を形成する段階と、を含む方法。

IPC (4件)：

H01L 27/108 ,  H01L 21/8242 ,  H01L 27/04 ,  H01L 21/822

FI (2件)：

H01L 27/10 651 ,  H01L 27/04 C

引用特許：

審査官引用 (1件)

• 薄膜キャパシタの製造方法
  公報種別：公開公報   出願番号：特願平5-083684   出願人：日本電気株式会社