キャッシュフラッシュ装置および同装置を適用した計算機システム

発明者： , ,
出願人/特許権者：
代理人 (1件)：鈴江武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-238157
公開番号（公開出願番号）：特開平10-083351
出願日： 1996年09月09日
公開日（公表日）： 1998年03月31日
要約：

【要約】【課題】キャッシュフラッシュ操作に要する時間を短縮してシステム性能を向上させるャッシュフラッシュ装置を提供する。【解決手段】キャッシュメモリ20上のすべてのダーティブロックのアドレスは、更新アドレス登録部33によって更新アドレス記憶部32の備える複数の領域(A0〜An-1)の中のいずれかに記憶される。また、あるキャッシュブロックが一旦ダーティ状態となった後、ダーティ状態でなくなったときには、更新アドレス削除部34が、領域からそのアドレスを削除する。そして、キャッシュフラッシュを行なうときには、全フラッシュ実行部35が、ダーティブロックのアドレスを各領域から順次取り出し、そのアドレスで示されるデータのメインメモリ51への書き戻しを要求するコマンドをシステムバス40に発行することによって、すべてのダーティブロックの内容がメインメモリ51へ書き戻される。

請求項（抜粋）：

バススヌープ機構を有するコピーバック型のキャッシュメモリを備えた少なくとも一つ以上のプロセッサと、メインメモリと、前記プロセッサと前記メインメモリとを接続するシステムバスとを具備してなる計算機に適用されるキャッシュフラッシュ装置であって、前記キャッシュメモリ内に確保されたキャッシュブロックのうち、前記メインメモリに書き戻すべきデータを保持した状態にあるキャッシュブロックであるダーティブロックが保持するデータのアドレスを記憶するための領域を複数備えた更新アドレス記憶手段と、前記キャッシュメモリ上でのデータ更新を前記システムバスの監視によって検知し、その更新アドレスとデータ更新を行なったプロセッサの識別番号とから前記更新アドレス記憶手段が備えた複数の領域の中のいずれかの領域を選択し、その選択した領域に前記更新アドレスを格納する更新アドレス登録手段と、前記ダーティブロックが保持するデータの前記メインメモリへの書き戻しを前記システムバスの監視によって検知し、その書き戻しアドレスと書き戻しを行なったプロセッサの識別番号とから前記更新アドレス記憶手段が備えた複数の領域の中のいずれかの領域を選択し、その選択した領域に格納された前記書き戻しアドレスと一致する更新アドレスを削除する更新アドレス削除手段と、前記プロセッサから指示されたときに、前記更新アドレス記憶手段に記憶されたすべての更新アドレスを逐次読み出し、その読み出した更新アドレスで示される前記ダーティブロックが保持するデータの前記メインメモリへの書き戻しを要求するコマンドを前記システムバスに発行する全フラッシュ実行手段とを具備してなることを特徴とするキャッシュフラッシュ装置。

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