半導体記憶装置

発明者：
出願人/特許権者：
代理人 (1件)：京本直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-239486
公開番号（公開出願番号）：特開平5-218341
出願日： 1992年09月08日
公開日（公表日）： 1993年08月27日
要約：

【要約】 (修正有)【目的】p-n接合リークが起りにくく、蓄積情報の保持特性に優れたトレンチ・スタックド型キャパシタを有するDRAMを提供する。【構成】ソース領域7aを貫通してp型シリコン基板1の表面にトレンチ10が設けられ、トレンチ10に埋設された姿態を有してトレンチ・スタックド型キャパシタが形成される。トレンチ10の側面には第2のn- 型拡散層7cが設けられ、トレンチ10の側面を覆うシリコン酸化膜8baを有し、トレンチ10の底面には第2のn+ 型拡散層13aが設けられている。トレンチ10の底面は、ノードコンタクト孔11bmとして機能している。ストレージノード電極12bmは、ノードコンタクト孔11bm,第2のn+ 型拡散層13a,および第2のn-型拡散層7cを介して、ソース領域に電気的に接続される。

請求項（抜粋）：

p型シリコン基板の表面に設けられた1つのMOSトランジスタ,および前記p型シリコン基板の表面に設けられたU字型のトレンチに埋設された姿態を有して形成された1つのトレンチ・スタックド型キャパシタから各々が形成されるメモリセルを複数個有することと、一対の前記メモリセルを構成する2つの前記MOSトランジスタと2つのトレンチ・スタックド型キャパシタとが、前記p型シリコン基板の表面に設けられたp+ 型チャネルストッパー領域,および前記p+ 型チャネルストッパー領域上に自己整合的に設けられたフィールド酸化膜からなる素子分離領域に囲まれた素子領域に形成されることと、前記MOSトランジスタがワード線を兼るゲート電極,ゲート酸化膜,第1のn- 型拡散層からなるソース領域,および前記第1のn- 型拡散層並びにビットコンタクト孔に自己整合的に形成された第1のn+ 型拡散層からなるドレイン領域とからなり、前記ドレイン領域が前記ビットコンタント孔を介してビット線に接続され、前記MOSトランジスタの表面が第1の絶縁膜に覆われることと、前記U字型のトレンチが前記第1の絶縁膜および前記ソース領域を貫通して設けられ、前記トレンチの側面において露出された前記p型シリコン基板の表面に第2のn- 型拡散層を有し、前記トレンチの側面を覆う第2の絶縁膜を有し、前記トレンチの底面において露出された前記p型シリコン基板の表面に第2のn+型拡散層を有することと、前記トレンチ・スタックド型キャパシタが、前記トレンチの底面をノードコンタクト孔として前記第2のn+ 型拡散層に接続され,前記トレンチの表面を覆って設けられたストレージノード電極と、前記ストレージノード電極を覆って設けられた誘電体膜と、前記誘電体膜を覆って設けられたセルプレート電極とからなることとを特徴とする半導体記憶装置。

IPC (2件)：

H01L 27/108 , H01L 27/04

FI (2件)：

H01L 27/10 325 L , H01L 27/10 325 C

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