特許

J-GLOBAL ID：200903025317335502

バースト信号位相制御回路

発明者： 奥出 裕子
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平5-156487
公開番号（公開出願番号）：特開平7-038554
出願日： 1993年06月28日
公開日（公表日）： 1995年02月07日
要約：

【要約】【目的】受信バースト信号から抽出する位相情報をビット列がDuty50%でかつ連続した時に抽出し、この位相情報で自局ブロックを位相制御することにより同期確立の安定化を図る。【構成】受信バースト信号101のn倍の周波数であるnfクロック信号を生成する発振器1と受信バースト信号のプリアンブルビットのDutyが50%である部分を検出するDuty検出部2と、Duty検出が一定の間で行われていることを確認するパルス間隔チェック部3と、Dutyが50%でありかつ連続である部分を検出する連続Duty検出部4と、Duty検出部2からのDuty検出パルスをカウントし連続Duty検出部4からのクリアパルスによりリセットされるパターン検出部5と、パターン検出部5からの一致パルスにより位相制御し同期確立したクロック信号101を出力する位相制御部6から構成される。

請求項（抜粋）：

受信バースト信号のプリアンブルビット部分のビットDutyが50%でかつ連続した時のタイミング信号を位相情報として抽出する手段と、このタイミング信号により自局クロックの位相を制御しこの自局クロックと前記受信バースト信号とのビット同期をとる手段を備えることを特徴とするバースト信号位相制御回路。

IPC (3件)：

H04L 7/10 ,  H04B 10/00 ,  H04L 27/22

FI (2件)：

H04L 27/22 C ,  H04L 27/22 D