特許

J-GLOBAL ID：200903025354065604

MOS型電界効果トランジスタの製造方法

発明者： 氷澤 和也
出願人/特許権者： 沖電気工業株式会社
代理人 (1件)： 大垣 孝
公報種別：公開公報
出願番号（国際出願番号）：特願平9-221763
公開番号（公開出願番号）：特開平11-068098
出願日： 1997年08月18日
公開日（公表日）： 1999年03月09日
要約：

【要約】【課題】 ゲート電極の表面にダメージを与えないこと。【解決手段】 基板10上に、ゲート酸化膜24、ゲート電極22およびゲート電極を形成するために使用したマスクパターン20を順次に積層させてなる、島状の予備ゲート電極パターン25を形成する工程と、予備ゲート電極パターンの側面25a および25b にサイドウォール26を形成する工程と、ウエットエッチングによりマスクパターンを除去すると共に、サイドウォールをオーバエッチングしてサイドウォール残部間にゲート電極の先端部22a を凸状に露出させる工程とを含むこと。

請求項（抜粋）：

(a)基板上に、ゲート酸化膜、ゲート電極および該ゲート電極を形成するために使用したマスクパターンを順次に積層させてなる、島状の予備ゲート電極パターンを形成する工程と、(b)該予備ゲート電極パターンの側面にサイドウォールを形成する工程と、(c)ウエットエッチングにより前記マスクパターンを除去すると共に、前記サイドウォールをオーバーエッチングしてサイドウォール残部間に前記ゲート電極の先端部を凸状に露出させる工程とを含むことを特徴とするMOS型電界効果トランジスタの製造方法。

IPC (2件)：

H01L 29/78 ,  H01L 21/28 301

FI (2件)：

H01L 29/78 301 G ,  H01L 21/28 301 T