特許
J-GLOBAL ID：200903025357624566
MOSゲートパワー装置のオン抵抗を減少させる構成体及び方法
発明者：
出願人/特許権者：
代理人 (1件)：
小橋 一男 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-132151
公開番号（公開出願番号）：特開平8-340115
出願日： 1996年05月27日
公開日（公表日）： 1996年12月24日
要約：
【要約】 (修正有)【課題】 ゲート容量を増加させることなしにオン抵抗を減少させたパワー電界効果トランジスタ及びその製造方法を提供する。【解決手段】 VDMOS構成体は、層間誘電体膜130の下方でエピタキシャル層102の表面下点線より上の部分にN-ドーピング成分を付加しており、且つドレインの表面延長部においてLOCOS酸化膜がそれに対して自己整合されている。さらに前記N-ドーピング成分付加領域に、浅いN-成分を付加して本体拡散部をより高い濃度のものとしている。従ってラッチアップの危険性が減少している。
請求項（抜粋）：
ソリッドステート電界効果パワー半導体装置において、浅く且つ第一導電型で高度にドープされたソース拡散部及び前記ソース拡散部を取囲んでおり第二導電型の本体拡散部及びディープ本体拡散部、チャンネル領域を画定するために第一表面において前記本体拡散部の一部へゲート絶縁膜を介して容量結合されている導電性ゲートであって、前記チャンネル領域が第一導電型で高度にドープされているドレインコンタクト拡散部へ接続すべく下方向へ延在するドレイン導通領域に対して横方向に近接して位置されている導電性ゲート、前記ドレイン導通領域上を前記第一表面内へ侵入しており前記ゲート絶縁膜より一層厚い局所成長酸化膜、前記局所成長酸化膜下側で前記ソース領域から前記ドレイン導通領域へ延在しており且つ前記ソース領域と前記ドレインコンタクト拡散部との間における電流の流れに対して減少させた抵抗を与える前記第一表面における第一導電型のドレイン延長拡散部、を有することを特徴とする装置。
IPC (2件)：
FI (3件)：
H01L 29/78 652 J
, H01L 29/78 652 K
, H01L 29/78 658 B
