特許

J-GLOBAL ID：200903025431717091

半導体装置およびその製造方法並びにその半導体装置を用いた半導体集積回路装置

発明者： 前田 敦
出願人/特許権者： 三菱電機株式会社
代理人 (1件)： 高田 守
公報種別：公開公報
出願番号（国際出願番号）：特願平4-157984
公開番号（公開出願番号）：特開平6-005850
出願日： 1992年06月17日
公開日（公表日）： 1994年01月14日
要約：

【要約】【目的】 MOS型トランジスタ構造の短チャネル効果を抑制する。【構成】 半導体基板1の一主面に設けられたソース・ドレイン領域4に挟まれて形成された基板上にゲート絶縁膜を介して形成されたゲート電極を、中央部の第1導電型で第1不純物濃度の第1のゲート電極3bと、この第1のゲート電極3bの側部に設けられた第2導電型で第1不純物濃度より低い第2不純物濃度の第2のゲート電極3cとから構成する。これによって第2の電極3cでのポテンシャルの低下が抑制されるので、閾値電圧が大きくなって反転し難くなり、短チャネル効果が抑制される。

請求項（抜粋）：

半導体基板の一主面にゲート絶縁膜を介して形成されたゲート電極と、半導体基板の一主面のゲート電極の両側に形成されたソース・ドレイン領域とを有する半導体装置において、前記ゲート電極は、中央部の第1のゲート電極およびこの第1のゲート電極の側部に設けられた第2のゲート電極からなり、前記第2のゲート電極が前記第1のゲート電極と逆導電型であり、かつ不純物濃度が低いことを特徴とする半導体装置。

IPC (3件)：

H01L 29/784 ,  H01L 29/62 ,  H01L 21/336

FI (2件)：

H01L 29/78 301 G ,  H01L 29/78 301 P

引用特許：

審査官引用 (3件)

• 特開昭63-255968
  
• 特開平3-159132
  
• 特開平2-262340