特許

J-GLOBAL ID：200903025449045287

半導体記憶装置

発明者： 冨嶋 茂樹
出願人/特許権者： 三菱電機株式会社
代理人 (1件)： 深見 久郎 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-205052
公開番号（公開出願番号）：特開2000-040358
出願日： 1998年07月21日
公開日（公表日）： 2000年02月08日
要約：

【要約】【課題】 半導体記憶装置におけるメインコラム選択線MCSLとサブコラム選択線SCSLとによる階層構造方式の列選択動作を、信号配線の増大を避けて効率的に行なう。【解決手段】 本発明の半導体記憶装置のメモリマットには、列アドレスn個ごとにMCSLが設けられ、MCSL1本ごとにn本のSCSLが配置される。列アドレス信号に対応して、MCSLが選択されるとともに、バースト回路90およびサブデコーダ57によって対応するサブデコード信号が活性化される。サブコラムデコーダ55は、MCSLとサブデコード信号の状態に応じて、SCSLを選択状態に駆動する。

請求項（抜粋）：

半導体記憶装置であって、行列状に配置された複数のメモリセルを含むメモリマットを備え、前記メモリマットは、行方向に沿って分割された第1複数個のサブブロックグループを含み、アドレス信号に応答する選択メモリセルを選択する、行選択手段と列選択手段とをさらに備え、前記列選択手段は、前記メモリセルの第2複数個の列ごとに、前記第1複数個のサブブロックグループに対して共通に設けられるメインコラム選択線と、前記第1複数個のサブブロックグループごとに、前記メモリセルの各列に対応して設けられるサブコラム選択線と、前記アドレス信号に応じて前記メインコラム選択線を選択するメインコラムデコード手段と、前記アドレス信号に応じてサブデコード信号を活性化するサブデコード手段と、前記サブデコード信号を伝達するために前記第1複数個のサブブロックグループごとに設けられたサブデコード信号線と、前記サブデコード信号線と前記メインコラム選択線との状態に応じてサブコラム選択線を選択状態へ駆動するサブコラムデコード手段とを含む、半導体記憶装置。

IPC (3件)：

G11C 11/401 ,  G11C 11/41 ,  G11C 11/407

FI (3件)：

G11C 11/34 362 H ,  G11C 11/34 301 E ,  G11C 11/34 354 D

Fターム (26件)：

5B015HH01 ,  5B015HH03 ,  5B015JJ03 ,  5B015JJ12 ,  5B015JJ36 ,  5B015KA13 ,  5B015KA37 ,  5B015KB07 ,  5B015KB42 ,  5B015KB45 ,  5B015KB49 ,  5B015MM04 ,  5B015PP01 ,  5B015PP02 ,  5B015PP07 ,  5B024AA01 ,  5B024AA04 ,  5B024AA07 ,  5B024BA10 ,  5B024BA15 ,  5B024BA17 ,  5B024BA18 ,  5B024BA21 ,  5B024CA13 ,  5B024CA16 ,  5B024CA21