直列接続されたトランジスタ列を組込んだプログラマブルメモリアレイ構造およびこの構造を製造して作動させるための方法

発明者： , , , , , , ,
出願人/特許権者：
代理人 (6件)：深見久郎 , 森田俊雄 , 仲村義平 , 堀井豊 , 野田久登 , 酒井將行
公報種別：公表公報
出願番号（国際出願番号）：特願2004-565772
公開番号（公開出願番号）：特表2006-512776
出願日： 2003年12月29日
公開日（公表日）： 2006年04月13日
要約：

三次元フラッシュメモリアレイは、直列接続されたNAND列に電荷蓄積誘電体が配置された薄膜トランジスタを組込んで、4F2のメモリセルのレイアウトを達成する。各NAND列はそれぞれ、グローバルビット線にNAND列の一方端を結合し、共有されたバイアスノードに他方端を結合するための2つのブロック選択デバイスを含む。ブロック内のNAND列の対は、同じグローバルビット線を共有する。メモリセルは、ブロック選択デバイスと同様に、好ましくはデプリーションモードのSONOSデバイスである。メモリセルは、デプリーションしきい値電圧付近にプログラミングされ得、ブロック選択デバイスは、デプリーションモードのしきい値電圧付近の電圧を有するプログラム状態に維持される。2つ以上の層上のNAND列は、1つの層上のグローバルビット線に接続され得、好ましくは、垂直方向の積層型ビアにより、ともに接続され得る。

請求項（抜粋）：

メモリセルの少なくとも1つの面が基板の上方に形成されたメモリアレイを備えた集積回路であって、前記メモリセルは、複数の直列接続されたNAND列に配置された可変コンダクタンススイッチデバイスを含む、集積回路。

IPC (7件)：

H01L 21/824 , H01L 29/792 , H01L 29/788 , H01L 27/115 , H01L 29/786 , G11C 16/04 , G11C 16/02

FI (7件)：

H01L29/78 371 , H01L27/10 434 , H01L29/78 613B , G11C17/00 622E , G11C17/00 611E , G11C17/00 612E , G11C17/00 621Z

Fターム (84件)：

5B125BA02 , 5B125CA06 , 5B125DA09 , 5B125DB11 , 5B125DC11 , 5B125EA05 , 5B125EB01 , 5B125EB09 , 5B125FA01 , 5F083EP18 , 5F083EP22 , 5F083EP33 , 5F083EP34 , 5F083EP48 , 5F083EP63 , 5F083EP68 , 5F083EP76 , 5F083ER02 , 5F083ER03 , 5F083ER22 , 5F083ER30 , 5F083FZ01 , 5F083GA10 , 5F083HA02 , 5F083JA04 , 5F083JA33 , 5F083JA35 , 5F083JA39 , 5F083JA40 , 5F083JA53 , 5F083LA04 , 5F083LA05 , 5F083PR13 , 5F083PR40 , 5F083ZA21 , 5F101BA45 , 5F101BB02 , 5F101BC01 , 5F101BC11 , 5F101BD07 , 5F101BD22 , 5F101BD29 , 5F101BD30 , 5F101BD34 , 5F101BE01 , 5F101BE02 , 5F101BE07 , 5F101BF05 , 5F101BH03 , 5F101BH16 , 5F110AA04 , 5F110BB05 , 5F110BB11 , 5F110CC02 , 5F110DD04 , 5F110DD05 , 5F110DD11 , 5F110EE01 , 5F110EE05 , 5F110EE08 , 5F110EE15 , 5F110EE32 , 5F110EE41 , 5F110EE42 , 5F110FF02 , 5F110FF03 , 5F110FF04 , 5F110FF10 , 5F110FF23 , 5F110FF32 , 5F110GG02 , 5F110GG13 , 5F110GG15 , 5F110GG25 , 5F110GG36 , 5F110GG42 , 5F110GG52 , 5F110HJ13 , 5F110HK05 , 5F110HK40 , 5F110HM15 , 5F110NN02 , 5F110QQ11 , 5F110QQ19

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