特許
J-GLOBAL ID：200903025468497075
半導体記憶装置及びその駆動方法
発明者：
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出願人/特許権者：
代理人 (1件)：
柿本 恭成
公報種別：公開公報
出願番号（国際出願番号）：特願平5-216028
公開番号（公開出願番号）：特開平7-073663
出願日： 1993年08月31日
公開日（公表日）： 1995年03月17日
要約：
【要約】【目的】 第1のメモリアレイ31に対する書込み及び読出し動作のリセット動作と、次に活性化される第2のメモリアレイ32に対する書込み及び読出し動作のセット動作とを、タイミング的にオーバラップして行うことを可能にし、DRAMの占有面積を広げることなく、メモリ動作時間の短縮化を図る。【構成】 メモリアレイ31に対するアクセスが終了した後、切替素子51aをオフし、ワード線WL31をリセットし、センスアンプ列40をリセットしてビット線対イコライズ素子51bでビット線対BL31a/BL31bをイコライズすることにより、リセット動作を行う。このリセット動作とタイミング的に重複して、メモリアレイ32のワード線WL32を駆動し、ビット線対イコライズ素子52bをオフした後に切替素子52aをオンし、該メモリアレイ32に対するアクセスを行う。
請求項（抜粋）：
複数のワード線及びビット線対の交差箇所にそれぞれ接続された情報蓄積用のメモリセルが配列された少なくとも2つの第1及び第2のメモリアレイと、前記第1と第2のメモリアレイ間に配列され、前記ビット線対の電位差を検知、増幅するセンスアンプ列と、前記第1のメモリアレイと前記センスアンプ列を接続する第1のスイッチ手段と、前記第2のメモリアレイと前記センスアンプ列を接続する第2のスイッチ手段とを備え、ロウアドレスに基づく前記ワード線の選択動作と、カラムアドレスに基づく前記ビット線対の選択動作とにより、前記メモリセルへの情報の書込み又は情報の読出しを行う半導体記憶装置において、前記センスアンプ列は、前記ビット線対の電位差が現われる検知、増幅端子上の該電位差を検知、増幅する複数のセンスアンプと、前記検知、増幅端子を同電位にするセンスアンプリセット素子とを有し、前記第1のスイッチ手段は、前記第1のメモリアレイのビット線対を同電位にする第1のビット線対イコライズ素子と、前記センスアンプを接続する第1の切替素子とを有し、前記第2のスイッチ手段は、前記第2のメモリアレイのビット線対を同電位にする第2のビット線対イコライズ素子と、前記センスアンプを接続する第2の切替素子とを有することを特徴とする半導体記憶装置。
引用特許：
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