特許
J-GLOBAL ID：200903025650162577
メモリ装置
発明者：
出願人/特許権者：
代理人 (1件)：
小沢 信助
公報種別：公開公報
出願番号（国際出願番号）：特願平3-249925
公開番号（公開出願番号）：特開平5-088989
出願日： 1991年09月27日
公開日（公表日）： 1993年04月09日
要約：
【要約】【目的】高い信頼性を維持しながらメモリの容量を有効に活用でき、しかもメモリアクセス時間の増加によるパフォーマンス低下を最小限する。【構成】内部が複数のブロックに分かれていて、これらの複数のブロックの中の2つのブロックを二重化メモリとして機能させることが可能のように構成したメモリ部と、各ブロックを二重化構成とするかしないかの情報が格納されたブロック・ステータスレジスタと、このレジスタに格納されたステータス情報が二重化構成を指示する場合、CPU部からのアドレスを変換してメモリ部に与えるアドレス変換手段と、レジスタに格納された情報が二重化構成を指示する場合、対応するブロックを二重化メモリとして機能するように制御する二重化メモリ制御部とを設て構成される。
請求項（抜粋）：
CPU部と、内部が複数のブロックに分かれていて、これらの複数のブロックの中の2つのブロックを二重化メモリとして機能させることが可能のように構成したメモリ部と、前記メモリ部において複数のブロックに対応し当該ブロックを二重化構成とするかしないかの情報が格納されたブロック・ステータスレジスタと、このブロック・ステータスレジスタに格納されたステータス情報が二重化構成を指示する場合、CPU部からのアドレスを変換してメモリ部に与えるアドレス変換手段と、ブロック・ステータスレジスタに格納された情報が二重化構成を指示する場合、前記二重化構成となっているメモリ部のブロック部分からのデータを読出してパリティチェックを行うと共に、その結果に基づいて二重化部分のいずれかのブロックから読出した正しいデータをCPU部側に送る二重化メモリ制御手段と、を設けたことを特徴とするメモリ装置。
IPC (3件)：
G06F 12/16 310
, G06F 11/10 310
, G06F 11/16 310
