特許
J-GLOBAL ID：200903025675565650
アクティブマトリックスパネルの製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
鈴江 武彦
公報種別：公開公報
出願番号（国際出願番号）：特願平6-316853
公開番号（公開出願番号）：特開平8-179262
出願日： 1994年12月20日
公開日（公表日）： 1996年07月12日
要約：
【要約】【目的】静電気等による画素部の絶縁破壊や特性変化を防ぐための保護素子を構成する全ての保護TFTのゲート電極の表面を陽極酸化し、これら保護TFTに充分な絶縁耐圧をもたせる。【構成】ゲート配線4と、データ配線5をショートライン7に接続するための中継電極8と、ショートリング9の横配線部9aとをそれぞれショートライン7に一体につないで形成し、全ての保護TFT11,12のゲート電極をゲート配線4と中継電極8とショートリング9の横配線部9aとのいずれかに一体につないで形成して、全ての保護TFT11,12のゲート電極の表面をショートライン7を給電路とする陽極酸化処理により酸化させ、後工程で、ソース電極をゲート配線に接続する保護TFT12を除く他の保護TFT11,12のゲート電極のうち、前記ゲート配線4に仮配線31aを介してつないでおいたゲート電極をゲート配線4から切り離す。
請求項（抜粋）：
液晶表示素子の大きさに対応する素子領域の周囲に前記液晶表示素子の組立て後に除去される余剰部を有する基板の前記素子領域に、複数の画素電極と、これら各画素電極にそれぞれ接続された薄膜トランジスタからなる複数のアクティブ素子と、前記アクティブ素子にゲート信号を供給するゲート配線と、前記アクティブ素子にデータ信号を供給するデータ配線とを設けるとともに、前記基板の余剰部には複数のデータ配線およびデータ配線を短絡させるためのショートラインを設け、前記素子領域には前記画素電極およびアクティブ素子の配列領域を囲んでショートリングを設けて、前記ゲート配線およびデータ配線をそれぞれ、ゲート電極とソース電極とが電気的に接続された2つの保護薄膜トランジスタからなる保護素子を介して前記ショートリングに接続してなり、一方の保護薄膜トランジスタのソース電極をゲート配線またはデータ配線に、ドレイン電極を前記ショートリングに接続し、他方の保護薄膜トランジスタのソース電極を前記ショートリングに、ドレイン電極をゲート配線またはデータ配線に接続して構成したアクティブマトリックスパネルの製造方法であって、基板上に、ショートラインと、ゲート配線およびアクティブ素子のゲート電極と、データ配線を前記ショートラインに接続するための中継電極と、ショートリングの一部と、全ての保護薄膜トランジスタのゲート電極とを、前記ゲート配線と中継電極とショートリングの一部とをそれぞれ前記ショートラインに一体につなぎ、かつ前記全ての保護薄膜トランジスタのゲート電極を前記ゲート配線と前記中継電極と前記ショートリングの一部とのいずれかに一体につないで形成する工程と、前記ゲート配線およびアクティブ素子のゲート電極と、全ての保護薄膜トランジスタのゲート電極の表面を、前記ショートラインを給電路とする陽極酸化処理により酸化させる工程と、前記アクティブ素子と、前記保護薄膜トランジスタからなる保護素子と、データ配線とを形成する工程と、少なくとも前記陽極酸化処理を行なった後に、ソース電極をゲート配線に接続する保護薄膜トランジスタを除く他の保護薄膜トランジスタのゲート電極のうち、前記ゲート配線に一体につないで形成したゲート電極を、前記ゲート配線から切り離す工程と、からなることを特徴とするアクティブマトリックスパネルの製造方法。
IPC (3件)：
G02F 1/133
, G02F 1/1343
, G02F 1/136 500
