特許

J-GLOBAL ID：200903025683036585

低温ポリシリコン薄膜トランジスタ及びその製造方法

発明者： 郭 政彰
出願人/特許権者： 廣輝電子股▲ふん▼有限公司
代理人 (2件)： 池田 憲保 ,  福田 修一
公報種別：公開公報
出願番号（国際出願番号）：特願2005-109832
公開番号（公開出願番号）：特開2005-322898
出願日： 2005年04月06日
公開日（公表日）： 2005年11月17日
要約：

【課題】低温ポリシリコン薄膜トランジスタの素子特性を改善し、製造コストを削減する事ができる製造方法の提供。【解決手段】ゲート202とゲート絶縁層204が基板200上に配置される。パターン化シリコン層206a及びパターン化絶縁層208はゲート202上方のゲート絶縁層204上に配置される。パターン化シリコン層206aは、ポリシリコンチャネル領域212及びアモルファスシリコンホットキャリア抑制領域216を含んでいる。オーミック・コンタクト層214は、パターン化シリコン層206aにおける、ポリシリコンチャネル領域212とアモルファスシリコンホットキャリア抑制領域216とを除いた領域の上に、及びパターン化絶縁層208におけるアモルファスシリコンホットキャリア抑制領域216上方の部分の上に、配置される。ソース/ドレイン層218はゲート絶縁層204及びオーミック・コンタクト層214上に配置される。【選択図】図2H

請求項（抜粋）：

基板上に配置するのに適した低温ポリシリコン薄膜トランジスタ(LTPS-TFT)であって、 前記基板上に配置されたゲートと、 前記基板及び前記ゲート上に配置されたゲート絶縁層と、 前記ゲート絶縁層上に配置され、前記ゲートの上方に位置し、ポリシリコンチャネル領域及び前記ポリシリコンチャネル領域に隣接するアモルファスシリコンホットキャリア抑制領域とを有するパターン化シリコン層と、 前記パターン化シリコン層上に配置されたパターン化絶縁層と、 前記パターン化シリコン層における、前記ポリシリコンチャネル領域と前記アモルファスシリコンホットキャリア抑制領域とを除いた領域の上に、及び前記パターン化絶縁層における前記アモルファスシリコンホットキャリア抑制領域上方の部分の上に、配置され、前記パターン化絶縁層の一部を露出させるオーミック・コンタクト層と、 前記オーミック・コンタクト層上に配置されたソース/ドレイン層と、 を備えることを特徴とする低温ポリシリコン薄膜トランジスタ(LTPS-TFT)。

IPC (4件)：

H01L29/786 ,  H01L21/20 ,  H01L21/265 ,  H01L21/336

FI (7件)：

H01L29/78 616S ,  H01L21/20 ,  H01L21/265 602C ,  H01L29/78 627G ,  H01L29/78 616L ,  H01L29/78 616K ,  H01L29/78 617A

Fターム (39件)：

5F110AA06 ,  5F110AA14 ,  5F110AA16 ,  5F110BB01 ,  5F110CC08 ,  5F110GG02 ,  5F110GG13 ,  5F110GG15 ,  5F110HJ13 ,  5F110HJ23 ,  5F110HK02 ,  5F110HK09 ,  5F110HK14 ,  5F110HK16 ,  5F110HK21 ,  5F110HM14 ,  5F110NN02 ,  5F110NN15 ,  5F110NN23 ,  5F110NN24 ,  5F110PP03 ,  5F110PP27 ,  5F152BB02 ,  5F152BB03 ,  5F152CD00 ,  5F152CD09 ,  5F152CD12 ,  5F152CE05 ,  5F152CE14 ,  5F152CE25 ,  5F152CE28 ,  5F152CE36 ,  5F152CE38 ,  5F152CF02 ,  5F152CF13 ,  5F152CF14 ,  5F152FF03 ,  5F152FF28 ,  5F152FG19