特許

J-GLOBAL ID：200903025724167231

多層構造のメモリ装置及びその製造方法

発明者： 井上 聡
出願人/特許権者： セイコーエプソン株式会社
代理人 (1件)： 稲葉 良幸 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-200275
公開番号（公開出願番号）：特開2002-026283
出願日： 2000年06月30日
公開日（公表日）： 2002年01月25日
要約：

【要約】【課題】 メモリ層を多層化して大容量化を図るときに、多層化メモリ層の周辺回路の製造コストを大幅に低減させる。【解決手段】 2次元的に配列された複数のメモリセルから成るメモリ層12A〜12Bを複数枚積層してメモリ部12を形成した多層構造のメモリ装置である。アドレス信号をエンコーディングして3次元アドレスを求める機能を有する1系列の周辺回路13(15)と、3次元アドレスに応じたメモリセルを複数枚のメモリ層12A〜12Cから選択するスイッチ部13(15)とを備える。メモリ層12A〜12Cの夫々は単純マトリクス型のメモリ層である。周辺回路14、16はメモリ層の行及び列に対応して設けた1対の周辺回路である。スイッチ部13、15は、各メモリ層を形成する全メモリセルの行方向又は列方向の電極に接続され且つ制御信号に応じてオンオフする電子スイッチを備える。

請求項（抜粋）：

2次元的に配列された複数のメモリセルから成るメモリ層を複数枚積層してメモリ部を形成した多層構造のメモリ装置において、与えられるアドレス信号をエンコーディングして3次元アドレスを求める機能を有する1系列の周辺回路と、前記3次元アドレスに応じたメモリセルを前記複数枚のメモリ層から選択するスイッチング手段とを備えたことを特徴とする多層構造のメモリ装置。

IPC (9件)：

H01L 27/105 ,  G11C 11/22 ,  H01L 21/26 ,  H01L 21/263 ,  H01L 21/268 ,  H01L 27/00 301 ,  H01L 51/00 ,  H01L 29/786 ,  H01L 21/336

FI (11件)：

G11C 11/22 ,  H01L 21/263 E ,  H01L 21/268 Z ,  H01L 21/268 E ,  H01L 27/00 301 B ,  H01L 27/10 444 C ,  H01L 21/26 E ,  H01L 27/10 444 Z ,  H01L 29/28 ,  H01L 29/78 613 B ,  H01L 29/78 627 D

Fターム (24件)：

5F083FR01 ,  5F083FZ07 ,  5F083FZ10 ,  5F083GA10 ,  5F083HA02 ,  5F083JA36 ,  5F083JA38 ,  5F083JA43 ,  5F083JA44 ,  5F083KA20 ,  5F083LA04 ,  5F083LA05 ,  5F083LA10 ,  5F083LA21 ,  5F083PR38 ,  5F083ZA12 ,  5F083ZA13 ,  5F110CC02 ,  5F110DD02 ,  5F110DD03 ,  5F110DD07 ,  5F110GG02 ,  5F110GG47 ,  5F110QQ16