特許
J-GLOBAL ID：200903025727405494
半導体素子の製造方法
発明者：
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出願人/特許権者：
代理人 (1件)：
山川 政樹
公報種別：公開公報
出願番号（国際出願番号）：特願平9-302559
公開番号（公開出願番号）：特開平10-189760
出願日： 1997年11月05日
公開日（公表日）： 1998年07月21日
要約：
【要約】【課題】 高集積化が進み、個々の素子の大きさが小さくなって活性領域の幅が狭くなっても安定したしきい値電圧を得ることができるCMOSの製造方法を提供すること【解決手段】 NMOSのパッド酸化膜を厚くし、PMOSのパッド酸化膜の厚さを薄くしたことを特徴とする。
請求項（抜粋）：
基板にn型ウェルとp型ウェルを形成する段階と、p型ウェルの表面に形成されるパッド酸化膜をn型ウェル表面で形成されるパッド酸化膜より厚くなるようにパッド酸化膜を毛伊勢する段階と、基板のn型ウェルとp型ウェルとの間にフィールド酸化膜を形成する段階と、を備えることを特徴とする半導体素子の製造方法。
IPC (2件)：
H01L 21/8238
, H01L 27/092
