特許

J-GLOBAL ID：200903025727524930

メモリインタフェース回路

発明者： 湖本 英治
出願人/特許権者： 沖電気工業株式会社
代理人 (1件)： 大垣 孝
公報種別：公開公報
出願番号（国際出願番号）：特願平10-156326
公開番号（公開出願番号）：特開平11-353872
出願日： 1998年06月04日
公開日（公表日）： 1999年12月24日
要約：

【要約】【課題】 DRAMでのリフレッシュとデータリード/ライトとをなるべく競合することなくかつ所望の時に実施できるようにする。【解決手段】 リフレッシュ要求、データリード要求、データライト要求を優先順位に応じて調停するメモリバス調停回路31を具える。リフレッシュ処理要求信号を発行するまでの時間を計数するカウンタ35を具える。カウンタ35が第1の値になった時、第1のリフレッシュ処理要求信号をメモリバス調停回路31に出力する第1の監視回路37を具える。さらに、カウンタ35が第1の値未満の第2の値になった時、前記第1のリフレッシュ処理要求信号より優先順位が低い第2のリフレッシュ処理要求信号を、メモリバス調停回路31に出力する第2の監視回路39を具える。

請求項（抜粋）：

DRAMに実行させたい種々の処理の要求信号が入力され、優先順位が高い処理の要求信号を出力するメモリバス調停回路と、該メモリバス調停回路から出力される前記要求信号に対応する処理をDRAMに実行させる制御信号を、前記DRAMに出力するメモリ制御回路と、カウンタと、該カウンタの計数値が第1の値になった時、前記DRAMのリフレッシュ処理の要求信号(第1のリフレッシュ処理要求信号)を前記メモリバス調停回路に出力する第1の監視回路と、前記カウンタの計数値が前記第1の値未満の第2の値となった時、前記メモリバス調停回路に、前記第1のリフレッシュ処理要求信号より優先順位が低い第2のリフレッシュ処理要求信号を出力する、第2の監視回路とを具えたことを特徴とするメモリインタフェース回路。

IPC (2件)：

G11C 11/406 ,  G06F 12/00 550

FI (2件)：

G11C 11/34 363 G ,  G06F 12/00 550 B