特許
J-GLOBAL ID：200903025777265057
データ遅延方法
発明者：
,
出願人/特許権者：
代理人 (1件)：
柿本 恭成
公報種別：公開公報
出願番号（国際出願番号）：特願平4-310176
公開番号（公開出願番号）：特開平6-164340
出願日： 1992年11月19日
公開日（公表日）： 1994年06月10日
要約：
【要約】【目的】 データ遅延を行う回路の規模の削減化と低消費電力化を図る。【構成】 デュアルポートメモリで構成された2つの記憶素子部60,70を用いて、それらの2つの記憶素子部60,70をアドレスデコーダ101,102で交互にアクセスし、内部のアドレスを外部の入力データの速度の例えば1/2の速度で動作させる。これにより、記憶素子部60,70の構成にデュアルポートメモリを用いる必要がなくなり、回路面積を減少できる。さらに、アドレスカウンタ90に偶数又は奇数のプリセット値を与えて遅延数を決定し、入力データを遅延させる。これにより、アドレスカウンタ90の制御回路が必要なくなり、わずか1つのアドレスカウンタ90によってアドレス値の決定が行える。
請求項（抜粋）：
データの入/出力をシリアルに行うシリアル入/出力部と、外部からのプリセット値でカウントアップの回数を決定して該カウントアップ値に応じたアドレスデータを出力するアドレスカウンタと、前記アドレスデータをそれぞれデコードしてアドレスを決定する第1及び第2のアドレスデコーダと、シングルポート・スタティックランダムアクセスメモリ・セルアレイで構成され前記第1及び第2のアドレスデコーダでそれぞれ決定されたアドレスに対する前記データの格納を行う第1及び第2の記憶素子部とを用い、入力データが周期Tで変化し、前記外部からのプリセット値分のデータの遅延を行わせるとき、前記シリアル入/出力部により、前記入力データを順番に前記第1及び第2の記憶素子部に送る第1の処理と、前記プリセット値分だけ前記アドレスカウンタのカウントアップ動作を行い、そのアドレスデータを前記第1及び第2のアドレスデコーダへ送る第2の処理と、前記第1のアドレスデコーダによって前記第1の記憶素子部のアドレスを決定し、前記アドレスデータの周期を2Tとした後、T時間遅れて前記第2のアドレスデコーダによって前記第2の記憶素子部のアドレスを決定し、前記アドレスデータの周期を2Tとする第3の処理と、指定されたアドレスデータ時間内に、前記第1又は第2の記憶素子部のいずれか一方が書き込み動作を行う第4の処理と、前記第4の処理と同一アドレスデータ時間内に、前記第1又は第2の記憶素子部のいずれか他方が読み出しを行う第5の処理と、前記第1及び第2の記憶素子部から出力されたデータを入力された順番に選択し、偶数遅延か奇数遅延かを判定して外部へ出力する第6の処理の内、前記第4及び第5の処理を1アドレスデータ時間毎に前記第1及び第2の記憶素子部で交互に行い、前記プリセット値の入力によって前記第1から第6の処理を繰り返し実行し、データ遅延を行うことを特徴とするデータ遅延方法。
IPC (5件)：
H03K 5/13
, G06F 5/06
, G06F 15/64 450
, H04L 13/08
, H04N 5/14
