特許
J-GLOBAL ID：200903025818355473
半導体装置の製造方法
発明者：
,
出願人/特許権者：
代理人 (1件)：
船橋 國則
公報種別：公開公報
出願番号（国際出願番号）：特願平7-209832
公開番号（公開出願番号）：特開平9-064294
出願日： 1995年08月18日
公開日（公表日）： 1997年03月07日
要約：
【要約】【課題】 同一半導体基板に、熱工程を含むDRAMのメモリセル部および熱工程と整合性がないシリサイドプロセスが必要な周辺回路部の形成はサイドウォールの膜減りによって難しい。【解決手段】 半導体基板11上に設けたDRAMのメモリセル部21のゲート電極23と周辺回路部31のゲート電極33、および各ゲート電極23,33の側部に設けたサイドウォール絶縁膜24,34を覆う状態に窒化シリコン膜41を形成し、DRAMのキャパシタの記憶ノード42と誘電体膜43とを形成した後、プレート電極用の電極形成膜44を成膜し、窒化シリコン膜41をストッパとしたエッチングにより電極形成膜44をパターニングしてキャパシタのプレート電極46を形成する。次に周辺回路部31上の窒化シリコン膜41を選択的に除いてトランジスタ32のソース・ドレイン拡散層35,36を露出させ、それらの表面にシリサイド層37,38を形成する。
請求項（抜粋）：
半導体基板の表面側にダイナミックRAMのメモリセル部のトランジスタと周辺回路部のトランジスタとを形成する半導体装置の製造方法において、前記メモリセル部のトランジスタのゲート電極と前記周辺回路部のトランジスタのゲート電極とを形成し、続いて各トランジスタのゲート電極の側部にサイドウォール絶縁膜を形成した後、前記半導体基板の表面側の全面に窒化シリコン膜を形成する第1工程と、前記ダイナミックRAMのキャパシタの記憶ノードと誘電体膜とを形成し、さらにプレート電極を形成するための電極形成膜を該記憶ノードを覆う状態に成膜した後、前記窒化シリコン膜をエッチングストッパとしたエッチングによって該電極形成膜をパターニングして前記メモリセル部にキャパシタのプレート電極を形成する第2工程と、前記周辺回路部上に形成されている前記窒化シリコン膜を選択的に除去して、該周辺回路部のトランジスタの拡散層領域となる部分の前記半導体基板を露出させる第3工程と、前記露出された半導体基板の表面にシリサイド層を形成する第4工程とを備えたことを特徴とする半導体装置の製造方法。
IPC (2件)：
H01L 27/108
, H01L 21/8242
H01L 27/10 681 F
, H01L 27/10 621 A
