特許

J-GLOBAL ID：200903025841008969

引放し除算装置

発明者： 金丸 利彦
出願人/特許権者： 甲府日本電気株式会社
代理人 (1件)： 京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平7-062849
公開番号（公開出願番号）：特開平8-263271
出願日： 1995年03月22日
公開日（公表日）： 1996年10月11日
要約：

【要約】【構成】 被除数と加減算を行うべき除数の1倍、2倍、3倍の値をそれぞれ格納する除数格納レジスタ2,2倍除数格納レジスタ3,3倍除数格納レジスタ4と被除数と除数の上位1桁のビットパターンに基づいて被除数から何倍の除数で加減算を行うか選択する選択回路6と、被除数から除数を減算して中間結果が負の場合には、部分商から‘-1’を行う商減算回路11を設けたことを特徴とする引放し除算装置。【効果】 被除数と除数の最上位桁(0:4)ビットのデータとデータのセット方法によって1クロックタイムで2ビットの部分商を算出できるため、除算演算の高速化を図ることができる。

請求項（抜粋）：

被除数と演算途中の結果のいずれかを格納する被除数格納レジスタと、除数を格納する除数格納レジスタと、除数の2倍の値を格納する2倍除数格納レジスタと、除数の3倍の値を格納する3倍除数格納レジスタと、前記被除数格納レジスタと除数格納レジスタの上位桁より被除数から何倍の除数を減算するか決定する制御回路と、該決定に基づき前記除数格納レジスタ,2倍除数格納レジスタ,3倍除数格納レジスタのいずれかを選択する第1除数選択回路と、演算初期の被除数と演算途中の被除数のいずれか被除数を選択する被除数選択回路と、前記除数選択回路の出力と演算結果が負になった時に加算される前記除数格納レジスタの出力のいずれかを選択する第2除数選択回路と、被除数と除数の加減算を行う加減算回路と、前記加減算の結果の正、負の判定を行い、判定結果を前記被除数格納レジスタ及び第2除数選択回路における選択信号として供給する判定レジスタと、演算結果を格納し、前記被除数格納レジスタ及び被除数選択回路に供給する演算結果格納レジスタと有することを特徴とする引放し除算装置。