特許
J-GLOBAL ID：200903025842338245
電子回路の検査方法および内蔵自己検査回路
発明者：
,
出願人/特許権者：
代理人 (1件)：
三俣 弘文
公報種別：公開公報
出願番号（国際出願番号）：特願平4-086550
公開番号（公開出願番号）：特開平5-107320
出願日： 1992年03月11日
公開日（公表日）： 1993年04月27日
要約：
【要約】【目的】 集積回路のチップ内部でデータ経路回路14の検査を行う。【構成】 シグニチャ・アナリシス・レジスタ(SAR)30で検査回路22を構成する。SARにより、データ経路回路14へ入力するための検査信号を生成し、さらに前記検査信号の受信に続いてデータ経路回路によって生成される応答信号を圧縮する。阻止回路28により、前記応答信号の最初の信号がSAR30により受信されるのを、SARからの検査信号がデータ経路回路14の全体に伝わるまで阻止する。検査以外の期間中は検査回路22を迂回できるように、バイパス・マルチプレクサ34により、SAR30によって生成される検査信号をデータ経路回路12に通常供給される入力データと共に多重化する。帰還マルチプレクサ26も備えて、データ経路回路12の出力データをデータ経路回路12によって受信される入力データと共に多重化し、回路基板上で接続された集積回路10も検査できるようにする。
請求項（抜粋）：
(a)所定の期間中は、検査されるべき電子回路(10)が該電子回路の正常動作時の既知の状態の応答信号を生成するようにシグニチャ・アナリシス・レジスタ(30)からの検査信号が当該電子回路に印加され、かつ前記所定の期間以外の期間中は、該電子回路に通常供給される入力データが該電子回路に供給されるように、該電子回路に通常供給される入力データを少なくとも1つの前記検査信号と多重化するステップ、(b)各応答信号を遅延回路(28)を介して前記シグニチャ・アナリシス・レジスタに供給するステップ、(c)前記遅延回路(28)において、前記応答信号の最初の信号を前記シグニチャ・アナリシス・レジスタ(30)に渡す前に遅らせるステップ、(d)前記シグニチャ・アナリシス・レジスタにおいて、圧縮された応答信号の状態を表すシグニチャを与えるために、連続する各応答信号を前にシグニチャ・アナリシス・レジスタに印加された応答信号と共に圧縮するステップ、(e)ステップ(a)、(b)および(c)を規定の回数だけ繰り返すステップ、および(f)障害が存在するか否かを検査するために、前記の圧縮された応答信号の前記シグニチャを障害のない状態を表すシグニチャと比較するステップを備え、入力データが通常供給される電子回路(10)を検査することを特徴とする電子回路の検査方法。
IPC (3件)：
G01R 31/28
, H01L 21/66
, H01L 21/82
G01R 31/28 V
, H01L 21/82 T
