特許

J-GLOBAL ID：200903025845967375

半導体装置とその製造方法

発明者： 逸見 和夫
出願人/特許権者： 三洋電機株式会社
代理人 (1件)： 芝野 正雅
公報種別：公開公報
出願番号（国際出願番号）：特願平11-162505
公開番号（公開出願番号）：特開2000-353792
出願日： 1999年06月09日
公開日（公表日）： 2000年12月19日
要約：

【要約】【課題】 メモリセルトランジスタの短チャネル効果を抑制すると共に、セルキャパシタの電荷保持特性の向上を図る。【解決手段】 P型半導体基板1上にゲート酸化膜6を介して形成されたゲート電極7と、このゲート電極7に隣接するように前記基板表層に形成されたN型のソース・ドレイン領域10,23と、このドレイン領域23上にコンタクトするビット線20と、ソース領域10上にコンタクトするセルキャパシタ28とを有する半導体装置において、前記ソース領域10の拡散深さが、前記ドレイン領域23の拡散深さよりも深く形成されていることを特徴とする。

請求項（抜粋）：

一導電型の半導体基板上にゲート酸化膜を介して形成されたゲート電極と、このゲート電極に隣接するように前記基板表層に形成された一対の逆導電型の拡散領域と、一方の拡散領域上にコンタクトするビット線と、他方の拡散領域上にコンタクトするセルキャパシタとを有する半導体装置において、前記一対の拡散領域が非対称であることを特徴とする半導体装置。

IPC (3件)：

H01L 27/108 ,  H01L 21/8242 ,  H01L 29/78

FI (2件)：

H01L 27/10 671 Z ,  H01L 29/78 301 S

Fターム (50件)：

5F040DA18 ,  5F040DB09 ,  5F040DC01 ,  5F040EA08 ,  5F040EC01 ,  5F040EC07 ,  5F040EC13 ,  5F040ED04 ,  5F040EF02 ,  5F040EF18 ,  5F040EH01 ,  5F040EH02 ,  5F040EH03 ,  5F040EH05 ,  5F040EJ02 ,  5F040EJ03 ,  5F040EJ04 ,  5F040EK01 ,  5F040FA05 ,  5F040FB02 ,  5F083AD01 ,  5F083AD21 ,  5F083AD48 ,  5F083GA01 ,  5F083GA05 ,  5F083GA09 ,  5F083GA27 ,  5F083GA30 ,  5F083JA02 ,  5F083JA19 ,  5F083JA32 ,  5F083JA35 ,  5F083JA36 ,  5F083JA39 ,  5F083JA40 ,  5F083JA53 ,  5F083JA56 ,  5F083MA06 ,  5F083MA19 ,  5F083PR10 ,  5F083PR21 ,  5F083PR33 ,  5F083PR36 ,  5F083PR43 ,  5F083PR44 ,  5F083PR46 ,  5F083PR53 ,  5F083PR54 ,  5F083PR56 ,  5F083ZA12