特許
J-GLOBAL ID：200903025858748893
差分絶対値和・差分自乗和並列演算装置
発明者：
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出願人/特許権者：
代理人 (1件)：
秋田 収喜
公報種別：公開公報
出願番号（国際出願番号）：特願平4-064720
公開番号（公開出願番号）：特開平5-266056
出願日： 1992年03月23日
公開日（公表日）： 1993年10月15日
要約：
【要約】【目的】 メモリから現ブロックの画素を読み出すためのポートが1個で済み、必要なメモリのポート数を従来のものに比べて大幅に削減する。【構成】 前フレームの画素を複数バンク構成のメモリに保持し、該複数バンク構成のメモリから1つの画素ブロック内の画素を一度に複数読み出し、データローテーション回路でアドレスの低い順番に並べ直して、差分絶対値演算器もしくは差分自乗演算器と累算器からなる複数の演算回路に送り、L1もしくはL2ノルムを並列に計算するL1・L2ノルム並列演算装置において、前記個々の演算回路と1対1に対応しており、かつ、シフト数がメモリのバンク数と同じシフトレジスタと、このシフトレジスタによって前記1つの画素ブロック内の画素をラッチし、シフトしながら低いアドレス順に1画素づつ個々に前記演算回路に送る手段を備える。
請求項（抜粋）：
前フレームの画素を複数バンク構成のメモリに保持し、該複数バンク構成のメモリから1つの画素ブロック内の画素を一度に複数読み出し、データローテーション回路でアドレスの低い順番に並べ直して、差分絶対値演算もしくは差分自乗演算と累算器からなる複数の演算回路に送り、差分絶対値和もしくは差分自乗和を並列に計算する差分絶対値和・差分自乗和並列演算装置において、前記個々の演算回路と1対1に対応しており、かつ、シフト数がメモリのバンク数と同じシフトレジスタと、該シフトレジスタによって前記1つの画素ブロック内の画素をラッチし、シフトしながら低いアドレス順に1画素づつ個々に前記演算回路に送る手段を備えることを特徴とする差分絶対値和・差分自乗和並列演算装置。
IPC (3件)：
G06F 15/31
, G06F 15/16 390
, H04N 7/137
