特許

J-GLOBAL ID：200903025898647860

高速データ受信回路

発明者： 久松 秀則
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 山川 政樹
公報種別：公開公報
出願番号（国際出願番号）：特願平7-144520
公開番号（公開出願番号）：特開平8-340325
出願日： 1995年06月12日
公開日（公表日）： 1996年12月24日
要約：

【要約】【目的】 クロックスキューを発生させることなしにデータが有する位相ジッタに対して許容量を大きくする。【構成】 受信データ位相選択部3はビットデータRD1を段階的に遅延させたm個のデータから1つを選択する。遅延データサンプリング部4は選択部3からのデータを段階的に遅延させた3つの遅延データをサンプリングする。遅延選択調整部5はサンプリングされたデータに基づき正しいタイミングでサンプリングされているかどうかを判定して制御信号を出力する。選択調整値エンコード部6は制御信号に基づいて選択調整値を出力し、選択部3は選択を変更してデータRD1に与える遅延量を変更する。これにより、nビットのパラレルデータを1つのクロック信号CLKで最適にリタイミングすることができる。

請求項（抜粋）：

nビットのパラレルデータの各ビットごとに設けられた、各ビットを正しく受信するためのn個の受信データ位相調整部と、これら受信データ位相調整部から出力されたnビットの出力データを取り込み、クロック信号に同期したnビットのパラレルデータとして出力する並列エラスティックストア部とを備えた高速データ受信回路であって、前記受信データ位相調整部は、入力された各ビットのデータを前記クロック信号の周期のk分の1(k≧5)の時間だけ段階的に遅延させたm個のデータを生成し、これらのデータから選択調整値に基づき1つを選択して出力する受信データ位相選択部と、この受信データ位相選択部からのデータをクロック信号の周期のk分の1の時間だけ段階的に遅延させたk-2個の遅延データを生成し、これらのデータをクロック信号でサンプリングする遅延データサンプリング部と、この遅延データサンプリング部でサンプリングされたk-2個のデータに基づいて、正しいタイミングでサンプリングできるような前記選択調整値を出力する選択制御部とからなり、前記選択調整値の出力により遅延データサンプリング部で正しくサンプリングすることができた1つのデータをこの受信データ位相調整部の出力データとするものであることを特徴とする高速データ受信回路。