特許

J-GLOBAL ID：200903025910539874

MOS型半導体集積回路

発明者： 折原 旬一
出願人/特許権者： 川崎製鉄株式会社
代理人 (1件)： 金山 敏彦 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-345021
公開番号（公開出願番号）：特開平6-196993
出願日： 1992年12月25日
公開日（公表日）： 1994年07月15日
要約：

【要約】【目的】 NMOS型トランジスタのみを用いたトランスファーゲートを使用した半導体集積回路において、貫通電流の流れる期間が短い半導体集積回路を得ること。【構成】 電源電圧にクランプするクランプ回路100を、2つのPMOS型トランジスタTr5a、bの直列回路により構成する。その結果、1つのPMOS型トランジスタには、電源電圧VDDのほぼ半分の電圧しか加わらないため、より低いゲート電圧で非導通状態となる。従って、クランプ回路100が導通状態から非導通状態へ変化するのが迅速になり、貫通電流が流れる期間が短くなる。

請求項（抜粋）：

NMOS型トランジスタのみを用いたトランスファーゲートを備えた半導体集積回路において、前記トランスファーゲートの出力信号を入力し、反転して出力するインバータ回路と、前記トランスファーゲートの出力端子と、5ボルトの電源端子とに接続された回路であって、前記インバータ回路の出力信号が所定の電圧になったならば、前記トランスファーゲートの出力端子と前記電源端子とを電気的に接続するクランプ回路と、を有し、前記クランプ回路は、スレッショルド電圧が略3.5ボルトのPMOS型トランジスタを含み、前記トランスファーゲートの出力端子と前記電源端子とは、前記PMOS型トランジスタのドレインとソースとにそれぞれ接続され、前記PMOS型トランジスタのゲートに対して前記インバータ回路の出力信号が印加されていることを特徴とするMOS型半導体集積回路。

IPC (3件)：

H03K 17/693 ,  H01L 27/088 ,  H03K 17/16