特許

J-GLOBAL ID：200903025911012438

半導体装置、不揮発性半導体記憶装置および製造方法

発明者： 青笹 浩
出願人/特許権者： ソニー株式会社
代理人 (1件)： 佐藤 隆久
公報種別：公開公報
出願番号（国際出願番号）：特願平11-132943
公開番号（公開出願番号）：特開2000-323590
出願日： 1999年05月13日
公開日（公表日）： 2000年11月24日
要約：

【要約】【課題】自己整合コンタクトのコンタクト不良、あるいは短絡が防止された半導体装置、不揮発性半導体記憶装置およびその製造方法を提供する。【解決手段】複数のゲート電極8上に形成された第1絶縁膜6および第2絶縁膜7と、それらの側面を被覆する第1絶縁膜側壁10と、隣接するゲート電極間の少なくとも一つに第1絶縁膜側壁10を介して形成され、上端が第2絶縁膜7の上端よりも低い導電体層12と、導電体層12を有するゲート電極間において、導電体層12よりも高い位置にある第1絶縁膜側壁10の表面に形成された第2絶縁膜側壁14と、第2絶縁膜7上および導電体層12が形成されていないゲート電極間に形成された層間絶縁膜15と、層間絶縁膜15に形成された孔16と、孔16内および層間絶縁膜15上に形成され、導電体層12に接続する配線17とを有する半導体装置、不揮発性半導体記憶装置およびその製造方法。

請求項（抜粋）：

半導体基板のチャネル形成領域上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記半導体基板に前記チャネル形成領域を隔てて形成されたソース領域およびドレイン領域とを有する絶縁ゲート電界効果トランジスタが複数形成された半導体装置であって、前記ゲート電極上に形成された第1絶縁膜と、前記第1絶縁膜上に形成された第2絶縁膜と、前記ゲート電極、前記第1絶縁膜および前記第2絶縁膜の側面を被覆する第1絶縁膜側壁と、隣接する前記ゲート電極間の少なくとも一つに前記第1絶縁膜側壁を介して形成され、前記ソースまたはドレイン領域に接続し、上端が前記第2絶縁膜の上端よりも低い位置にある導電体層と、前記導電体層を有する前記ゲート電極間において、前記導電体層よりも高い位置にある前記第1絶縁膜側壁の表面に形成された第2絶縁膜側壁と、前記第2絶縁膜上および前記導電体層が形成されていない前記ゲート電極間に形成された層間絶縁膜と、前記層間絶縁膜に形成され、前記導電体層に達する孔と、前記孔内および前記層間絶縁膜上に形成され、前記導電体層に接続する配線とを有する半導体装置。

IPC (5件)：

H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792 ,  H01L 21/768 ,  H01L 27/115

FI (3件)：

H01L 29/78 371 ,  H01L 21/90 C ,  H01L 27/10 434

Fターム (39件)：

5F001AA14 ,  5F001AA19 ,  5F001AA25 ,  5F001AA43 ,  5F001AA63 ,  5F001AB08 ,  5F001AD12 ,  5F001AD17 ,  5F001AD51 ,  5F001AD52 ,  5F001AF06 ,  5F001AF25 ,  5F001AG02 ,  5F001AG03 ,  5F001AG07 ,  5F033HH04 ,  5F033JJ04 ,  5F033KK01 ,  5F033NN03 ,  5F033PP06 ,  5F033RR04 ,  5F033XX31 ,  5F083EP02 ,  5F083EP09 ,  5F083EP18 ,  5F083EP23 ,  5F083EP55 ,  5F083EP63 ,  5F083EP68 ,  5F083GA09 ,  5F083GA30 ,  5F083JA04 ,  5F083LA12 ,  5F083LA16 ,  5F083MA03 ,  5F083MA06 ,  5F083MA20 ,  5F083NA02 ,  5F083PR29