特許
J-GLOBAL ID：200903025983625795
半導体記憶装置
発明者：
出願人/特許権者：
代理人 (1件)：
深見 久郎 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平5-215869
公開番号（公開出願番号）：特開平7-066299
出願日： 1993年08月31日
公開日（公表日）： 1995年03月10日
要約：
【要約】【目的】 単位メモリセル当たりの平面積を増加するとともに、ストレージノードとストレージノードコンタクトとの重ね合せマージンの拡大を図り、かつビット線とストレージノードコンタクトとのショートを防止し、歩留りと信頼性の高いメモリセル構造を実現する。【構成】 ビット線15の配列ピッチをワード線4の配列ピッチよりも大きくし、ビット線15とワード線4とで囲まれる矩形の領域のそれぞれにストレージノードコンタクト17を配置する。さらに、隣合うストレージノードコンタクト17同士の中心間距離と、ビット線コンタクト16とそれに隣接するストレージノードコンタクト17との中心間距離との両方を、ワード線の配列ピッチよりも大きくなるように配列する。
請求項（抜粋）：
互いに略平行に配された複数のワード線と、このワード線に略直交し、かつ互いに略平行に配され複数のビット線と、それぞれ1つのトランジスタと1つのキャパシタとを含む複数のメモリセルとを備え、前記各メモリセルの前記キャパシタの下部電極を前記ビット線の上方に配置した構造を有する半導体記憶装置であって、前記ビット線の配列ピッチが前記ワード線の配列ピッチよりも大きくなるように配列され、前記ワード線と前記ビット線とで囲まれる矩形領域の各々に、ビット線コンタクトが1個ずつ配されるとともに、隣合う前記キャパシタの前記下部電極の下部電極コンタクト同士の中心間距離と、各前記ビット線コンタクトと該ビット線コンタクトに隣接する前記下部電極コンタクトとの中心間距離とのいずれもが、前記ワード線の配列ピッチよりも大きくなるように配置されたことを特徴とする半導体記憶装置。
IPC (4件)：
H01L 21/8242
, H01L 27/108
, H01L 27/04
, H01L 21/822
H01L 27/10 325 C
, H01L 27/04 C
, H01L 27/10 325 P
