特許

J-GLOBAL ID：200903026002885446

メモリ試験方法

発明者： 上田 浩一郎
出願人/特許権者： 富士通株式会社
代理人 (1件)： 石川 泰男
公報種別：公開公報
出願番号（国際出願番号）：特願平5-212871
公開番号（公開出願番号）：特開平7-063827
出願日： 1993年08月27日
公開日（公表日）： 1995年03月10日
要約：

【要約】【目的】 ALPGを用いることなく、大容量の試験パターンデータを実時間で取り扱うことが可能なメモリ試験方法を提供する。【構成】 基本メモリ試験パターンデータを記憶し、基本メモリ試験パターンデータの互いに相異なる一部分である部分基本メモリ試験パターンデータを出力する基本メモリ試験パターンデータ記憶出力工程2と、相異なる部分基本メモリ試験パターンデータをそれぞれロジックパターンデータに並列的に変換し出力する試験パターン変換工程3-1〜3-nと、対応する試験パターン変換工程3-1〜3-nにより出力されたロジックパターンデータをそれぞれ記憶する一時記憶工程4-1〜4-nと、一時記憶工程4-1〜4-nで記憶されているロジックパターンデータを順次出力する出力工程6と、出力工程6により出力されたロジックパターンデータに基づき被試験装置の試験を行う試験工程7,8,9,10と、を備える。

請求項（抜粋）：

基本メモリ試験パターンデータを記憶するとともに、前記基本メモリ試験パターンデータの互いに相異なる一部分である部分基本メモリ試験パターンデータを出力する基本メモリ試験パターンデータ記憶出力工程(2)と、相異なる前記部分基本メモリ試験パターンデータをそれぞれロジックパターンデータに並列的に変換して出力する複数の試験パターン変換工程(3-1〜3-n)と、対応する前記試験パターン変換工程により出力されたロジックパターンデータをそれぞれ記憶する複数の一時記憶工程(4-1〜4-n,13-1〜13-n)と、複数の前記一時記憶工程で記憶されているロジックパターンデータを順次出力する出力工程(6,14)と、前記出力工程(6,14)により出力されたロジックパターンデータに基づいて、被試験装置の試験を行う試験工程(7〜10)と、を備えたことを特徴とするメモリ試験方法。

IPC (3件)：

G01R 31/3183 ,  G01R 31/28 ,  G11C 29/00 303

FI (2件)：

G01R 31/28 Q ,  G01R 31/28 B