特許

J-GLOBAL ID：200903026005656502

半導体装置の製造方法

発明者： 室山 雅和
出願人/特許権者： ソニー株式会社
代理人 (1件)： 高月 亨
公報種別：公開公報
出願番号（国際出願番号）：特願平3-340270
公開番号（公開出願番号）：特開平7-142432
出願日： 1991年11月29日
公開日（公表日）： 1995年06月02日
要約：

【要約】【目的】 埋め込み平坦化を行うポリッシュ工程において、容易な工程で被ポリッシュ面にかかる応力を低減して、下地層に与えるダメージを低減し、欠陥の生じない良好な埋め込み平坦化を実現できる半導体装置の製造方法の提供。【構成】 SiN等のポリッシュストッパ層13を有する段差基体11上に、SiO2 等の熱酸化膜14を形成する熱酸化膜形成工程と、該基体上にSiO2 等の平坦化絶縁膜16を形成する平坦化絶縁膜形成工程と、ポリッシュパッドの硬度を変えながらポリッシュを行って平坦化する工程を含む半導体装置の製造方法。

請求項（抜粋）：

ポリッシュストッパ層を有する段差基体上に熱酸化膜を形成する熱酸化膜形成工程と、基体上に平坦化絶縁膜を形成する平坦化絶縁膜形成工程と、ポリッシュパッドの硬度を変えながらポリッシュを行い、平坦化する工程を含むことを特徴とする半導体装置の製造方法。

IPC (5件)：

H01L 21/304 321 ,  H01L 21/316 ,  H01L 21/318 ,  H01L 21/76 ,  H01L 21/3205

FI (2件)：

H01L 21/76 L ,  H01L 21/88 K

引用特許：

審査官引用 (2件)

• 特開昭60-039835
  
• 特開平3-066565