特許
J-GLOBAL ID：200903026008822446
半導体メモリ試験装置
発明者：
出願人/特許権者：
代理人 (1件)：
草野 卓 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平3-289035
公開番号（公開出願番号）：特開平5-126919
出願日： 1991年11月06日
公開日（公表日）： 1993年05月25日
要約：
【要約】【目的】 不良メモリセルの再試験時に試験タイミングの変更が容易にできるようにする。【構成】 フェイルメモリ9に書込まれた被試験メモリ7の不良メモリセルのアドレスをアドレスレジスタ11に設定し、再試験時に、その設定アドレスとアルゴリズミックパターン発生器4のアドレスパターンAとの一致を一致検出器10で検出する。一方、不良メモリセルの再試験時に使用するタイミングセットを選択するデータをタイミングセット選択レジスタ13に設定する。一致検出器10の出力のオン、オフに応じて、マルチプレクサ12でタイミングセット選択レジスタ13の出力又はタイミングセット選択メモリ3の出力をそれぞれ選択して、タイミング発生器5に供給する。一致検出マスク器14を設けて、一致検出器10によるアドレスパターンAの一致検出に際して、所定アドレスビットの検出をマスクさせることもできる。マスクすべきアドレスビットを指定するデータをマスクレジスタ15に設定する。
請求項（抜粋）：
シーケンスコントロール部より出力されるアドレスデータによりインストラクションメモリ及びタイミングセット選択メモリがアクセスされ、そのインストラクションメモリの出力によりアクセスされて、アルゴリズミックパターン発生器より、アドレスパターンA及びデータが波形成形器へ、期待値パターンが比較器へ、また前記アドレスパターンAがフェイルメモリに供給され、前記タイミングセット選択メモリの出力によりアクセスされて、タイミング発生器よりタイミングセットが前記波形成形器及び比較器に供給され、前記波形成形器より試験波形が被試験メモリに供給され、前記比較器が被試験メモリより出力されるデータを前記期待値パターンと比較して、パス/フェイル信号を前記フェイルメモリに供給するように構成された半導体メモリ試験装置において、前記フェイルメモリに書込まれた被試験メモリの不良メモリセスのアドレスデータを設定するアドレスレジスタと、前記被試験メモリの再試験時に、前記アドレスレジスタの出力と、前記アルゴリズミックパターン発生器より出力されるアドレスパターンAとの一致を検出する一致検出器と、不良メモリセルを再試験するときに使用するタイミングセットを選択するデータが設定されるタイミングセット選択レジスタと、前記一致検出器の一致検出出力のオン、オフに応じて、前記タイミングセット選択レジスタの出力又は前記タイミングセット選択メモリの出力をそれぞれ選択して、前記タイミング発生器に供給するマルチプレクサとを設けたことを特徴とする、半導体メモリ試験装置。
IPC (2件)：
FI (2件)：
G01R 31/28 B
, G01R 31/28 Q
