特許

J-GLOBAL ID：200903026016877632

駆動回路

発明者： 渡部 毅代登
出願人/特許権者： 三菱電機株式会社
代理人 (1件)： 吉田 茂明 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-343314
公開番号（公開出願番号）：特開2002-152023
出願日： 2000年11月10日
公開日（公表日）： 2002年05月24日
要約：

【要約】【課題】 フィルタリング機能に依存することなくdv/dt過渡信号及び突発的ノイズに対する誤動作防止が施された、スイッチングデバイスの駆動回路を得る。【解決手段】 RSラッチ181をNANDゲートG11,G12によって構成し、NANDゲートG11において、セット側インバータ31の出力をゲートに受けるNMOSトランジスタ40のソースを高圧側浮遊供給オフセット電圧VSに直接接続し、NANDゲートG12において、リセット側インバータ32の出力をゲートに受けるNMOSトランジスタ35のソースをNMOSトランジスタ35を介して高圧側浮遊供給オフセット電圧VSに接続する。このため、バックゲート効果によってNMOSトランジスタ35はNMOSトランジスタ40に比べて閾値電圧が高く設定される。

請求項（抜粋）：

所定のスイッチングデバイスを駆動する駆動回路であって、入力信号に基づき第1及び第2の制御信号を発生する制御信号発生手段を備え、前記第1の制御信号は前記入力信号の第1の状態遷移時に第1のパルスが生じ、前記第2の制御信号は前記入力信号の第2の状態遷移時に第2のパルスが生じ、前記第1及び第2の制御信号を受け、前記第1の制御信号の前記第1のパルス入力時にセット状態となって前記所定のスイッチングデバイスをオン状態にし、前記第2の制御信号の前記第2のパルス入力時にリセット状態となって前記所定のスイッチングデバイスをオフ状態にするラッチ回路をさらに備え、前記ラッチ回路は、前記第1及び第2の制御信号が前記第1及び第2のパルスを同時に発生したとき、リセット状態を優先して設定するリセット優先機能を有することを特徴とする、駆動回路。

IPC (2件)：

H03K 17/16 ,  H03K 3/356

FI (2件)：

H03K 17/16 D ,  H03K 3/356 E

Fターム (27件)：

5J034AB06 ,  5J034AB13 ,  5J034DB01 ,  5J034DB08 ,  5J055AX22 ,  5J055AX55 ,  5J055AX66 ,  5J055BX16 ,  5J055CX07 ,  5J055DX22 ,  5J055DX56 ,  5J055DX72 ,  5J055DX73 ,  5J055DX83 ,  5J055EX07 ,  5J055EX21 ,  5J055EY10 ,  5J055EY21 ,  5J055EZ07 ,  5J055EZ14 ,  5J055EZ25 ,  5J055EZ32 ,  5J055FX12 ,  5J055FX17 ,  5J055FX35 ,  5J055GX00 ,  5J055GX01