特許

J-GLOBAL ID：200903026060573470

メモリ制御方式

発明者： 加藤 充博 ,  森山 隆志 ,  久田 義明
出願人/特許権者： 株式会社日立製作所
代理人 (1件)： 小川 勝男
公報種別：公開公報
出願番号（国際出願番号）：特願平9-153308
公開番号（公開出願番号）：特開平11-003290
出願日： 1997年06月11日
公開日（公表日）： 1999年01月06日
要約：

【要約】【課題】メモリにおいて、1ビットエラーが生じても、1ビットエラーの発生した部位を含むメモリの一定単位内にあるデータを他の記憶領域に退避させ、エラーの発生したメモリの一定単位領域を無効にすることで、システムのフォルト・トレランスを向上させ、信頼性を向上させる。【解決手段】メモリで1ビットエラーが発生した場合、OSによりエラーの発生を検知し、エラーの発生した部位を含むメモリ内の一定単位の全内容を他のメモリ内の領域、あるいは補助記憶装置に退避させ、かつエラーの発生した部位を含むメモリ内の一定単位を無効にする機能をOSに備える。

請求項（抜粋）：

メモリと、ECC制御機能付きメモリコントローラを有するシステムにおいて、ある一定単位のメモリ領域において発生した1ビットエラーを数える機能と、上記エラー数があるしきい値を越えたことを判定し、しきい値を越えた場合OSに知らせる機能と、上記OSに、1ビットエラーが発生した場合、該エラーアドレスを取得し、さらに該エラーアドレスを含む一定のメモリ領域の全内容を、メモリの他の空き領域にコピーし、コピーが終了したら、当該単位メモリは未使用とする機能を追加したことを特徴とするメモリ制御方式。

IPC (2件)：

G06F 12/16 310 ,  G06F 12/16 320

FI (2件)：

G06F 12/16 310 R ,  G06F 12/16 320 M