特許

J-GLOBAL ID：200903026112322749

半導体装置およびその製造方法

発明者： 森 日出樹
出願人/特許権者： ソニー株式会社
代理人 (1件)： 佐藤 隆久
公報種別：公開公報
出願番号（国際出願番号）：特願平11-055770
公開番号（公開出願番号）：特開2000-252465
出願日： 1999年03月03日
公開日（公表日）： 2000年09月14日
要約：

【要約】【課題】LOCOSオフセットドレインを有する高耐圧トランジスタにおいて、ドリフト領域を完全空乏化させ、接合降伏電圧の向上とオン抵抗の低減とを両立させることができる半導体装置およびその製造方法を提供する。【解決手段】p型半導体基板1およびその上層に形成されたn型エピタキシャル層4と、n型エピタキシャル層4の表層に形成されたpウェル7と、pウェル7の表層に形成されたn型ソース領域24と、n型ソース領域24と素子分離層(LOCOS)11を介して形成されたn型ドレイン領域25と、n型ソース領域24および素子分離層11上に形成されたゲート電極15とを少なくとも有する半導体装置において、p型基板1より高濃度の不純物を含有するp型埋め込み層3が、n型ドレイン領域25直下を除き、n型ドレイン領域25を包囲する形状で形成されている半導体装置およびその製造方法。

請求項（抜粋）：

第1導電型半導体基板と、前記第1導電型半導体基板上に形成された第2導電型半導体層と、前記第2導電型半導体層上に形成された絶縁膜と、前記第2導電型半導体層の表面領域に形成された第1導電型不純物拡散層と、前記第1導電型不純物拡散層の表面領域に形成された第2導電型ソース領域と、前記第2導電型半導体層の表面領域に前記第1導電型不純物拡散層と所定の間隔をあけて形成された第2導電型ドレイン領域と、前記第2導電型ソース領域と前記第2導電型ドレイン領域との間の前記第2導電型半導体層の表面領域に形成された、絶縁物からなる素子分離層と、前記第2導電型ソース領域、前記第1導電型不純物拡散層および前記素子分離層の上部に前記絶縁膜を介して形成された、導電体からなるゲート電極とを少なくとも有する半導体装置において、前記第1導電型半導体基板の表層に、前記第1導電型半導体基板よりも高濃度の第1導電型不純物を含有する第1導電型埋め込み層が、前記第2導電型ドレイン領域直下を除き、前記第2導電型ドレイン領域を包囲する形状で形成されている半導体装置。

FI (2件)：

H01L 29/78 301 S ,  H01L 29/78 652 G

Fターム (17件)：

5F040DA00 ,  5F040DA20 ,  5F040DA22 ,  5F040EB01 ,  5F040EB02 ,  5F040EC07 ,  5F040EC19 ,  5F040EC24 ,  5F040EF13 ,  5F040EF18 ,  5F040EJ03 ,  5F040EK01 ,  5F040EK02 ,  5F040EM02 ,  5F040EM03 ,  5F040FC05 ,  5F040FC11