特許
J-GLOBAL ID：200903026143042655
ダイナミック型半導体記憶装置
発明者：
出願人/特許権者：
代理人 (1件)：
鈴江 武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-053456
公開番号（公開出願番号）：特開平11-251541
出願日： 1998年03月05日
公開日（公表日）： 1999年09月17日
要約：
【要約】【課題】ハーフ・ピッチ型セル・アレーを有するDRAMにおいて隣接する2本の隣接ビット線間容量を小さくし、センス・アンプの感度を向上させる。【解決手段】ハーフ・ピッチ型セル・アレー10を有するDRAMにおいて、セルの配置が2列を単位として列方向におけるドレインを共有する2個のセルの配列ピッチのほぼ1/2づつずれており、セル・アレーの列方向の一端側に配置され、ビット線のうちの1本おきの一対のビット線(BL、/BL)毎に対応して接続されたセンスアンプ14aと、セル・アレーの列方向の他端側に配置され、ビット線のうちの残りの1本おきの一対のビット線毎に対応して接続されたセンスアンプ14bを具備する。
請求項（抜粋）：
それぞれ1個の電荷転送用MOSトランジスタとトレンチ構造を持つ1個の電荷蓄積用キャパシタからなる1トランジスタ・1キャパシタ型の複数のダイナミック型のメモリセルが、セルトランジスタのドレインが共通に形成された2個のセルを単位として行列状に配置され、かつ、セルの配置が2列を単位として列方向における前記2個単位のセルの配列ピッチのほぼ1/2づつずれているハーフ・ピッチ型のセル・アレーと、前記セル・アレーの行方向に配置され、同一行の複数のメモリセルのゲート電極に接続されたワード線と、前記セル・アレーの列方向に配置され、同一列のセルトランジスタの前記共通に形成された各ドレインにコンタクトするように形成されたビット線と、前記セル・アレーの列方向の一端側に配置されて前記ビット線のうちの1本おきの一対のビット線毎に対応して接続された複数の第1のセンスアンプと、前記セル・アレーの列方向の他端側に配置されて前記ビット線のうちの残りの1本おきの一対のビット線毎に対応して接続された複数の第2のセンスアンプとを具備することを特徴とするダイナミック型半導体記憶装置。
IPC (2件)：
H01L 27/108
, H01L 21/8242
