特許

J-GLOBAL ID：200903026157306833

半導体記憶装置

発明者： 滝沢 正明
出願人/特許権者： ソニー株式会社
代理人 (1件)： 佐藤 隆久
公報種別：公開公報
出願番号（国際出願番号）：特願平5-272684
公開番号（公開出願番号）：特開平7-130880
出願日： 1993年10月29日
公開日（公表日）： 1995年05月19日
要約：

【要約】【目的】 ビット線の寄生容量と抵抗を低減し、アクセス時間を短縮し、配線の信頼性を向上させ、配線加工を容易にしたバルク構造の完全CMOS型SRAM用メモリセルを提供すること。【構成】 各メモリセルMC毎に、半導体基板上に形成された三列の不純物拡散層12a,12b,12cと、これら三列の不純物拡散層の上に直交するように形成された三列のゲート電極層とを有するSRAM用メモリセル。三列のゲート電極層のうちの中央ゲート電極16bが、メモリセルのワード線Wに相当し、この中央ゲート電極と不純物拡散層との交差部に、選択トランジスタSQ3,4、他の二列の側方ゲート電極16a,16cと不純物拡散層との交差部には、それぞれ駆動トランジスタDQ1,DQ2と負荷トランジスタLQ5,LQ6とが形成してある。メモリセルMCを横長にでき、金属配線層のピッチおよび配線幅を広くできる。

請求項（抜粋）：

半導体基板上に形成してある一対の負荷トランジスタと一対の駆動トランジスタと一対の選択トランジスタとで構成されるメモリセルを有する半導体装置であって、各メモリセル毎に、半導体基板上に形成された三列の不純物拡散層と、これら三列の不純物拡散層の上に、ゲート絶縁層を介して、不純物拡散層に対して略直交するように形成された三列のゲート電極層とを有し、上記三列のゲート電極層のうちの中央に位置する中央ゲート電極が、メモリセルのワード線に相当し、この中央ゲート電極と上記不純物拡散層との交差部に、選択トランジスタが形成してあり、上記中央ゲート電極以外の他の二列の側方ゲート電極と上記不純物拡散層との交差部には、それぞれ駆動トランジスタと負荷トランジスタとが形成してある半導体記憶装置。

IPC (3件)：

H01L 21/8244 ,  H01L 27/11 ,  H01L 29/78

FI (2件)：

H01L 27/10 381 ,  H01L 29/78 301 C